• 版图是集成电路设计者将设计并模拟优化后的电路转化成的一系列几何图形，它包含了集成电路尺寸大小、各层拓扑定义等有关
器件的所有物理信息。
• 集成电路制造厂家根据这些信息来制造掩膜。根据复杂程度，不同工艺需要的一套掩膜可能有几到几十层。一层掩膜对应一种工艺制造中的一道或数道工艺。掩膜上的图形对应着芯片上器件或连接物理层的尺寸。因此，版图上的几何尺寸与芯片上物理层尺寸直接相关。• 由于器件的物理特性和工艺限制，芯片上物理层的尺寸对版图的设计有特定的规则，这些规则是集成电路制造厂家根据自己的工艺特点而制定的。因此不同的工艺，就有不同的设计规则。 1
• 版图设计准则：
—匹配
—抗干扰
—寄生的优化
—可靠性
• 设计者只有得到了厂家提供的规则以后，才能开始设计。严格遵守设计规则可以极大的避免由于短路、断路造成的电路失效、容差及寄生效应引起的性能恶化。
版图在设计的过程中要进行定期的检查，避免错误的积累而导致难以修改。
很多集成电路的设计软件都有设计版图的功能。
2
集成电路版图设计与工具
7.1 7.2工艺流程
版图几何设计规则
7.3 7.4 7.5 7.6 7.7版图图元
版图设计准则
电学设计规则与布线
芯片的版图布局
版图设计的注意事项
3
7.1工艺流程
版图中的工艺层通常是版图设计者定义工艺的抽象工艺层，它们并不一一对应于芯片制造时所需要的掩膜层。
芯片制造时所需要的掩膜层是由抽象工艺层给出的版图数据经过逻辑操作（“与”、“或”、“取反”）获得。
4
沟道长/ m 金属布线层数多晶硅布线层数电源电
压/v 阈值电压
31级环形振荡器频率/MHz 0.3532 3.3W/L
NMOS PMOS 196.17
0.6/0.4
0.54-0.773.6/0.40.58-0.76TSMC 的0.35μmCMOS 基本特征
沟道尺寸和对应的电源电压、电路布局图中金属布线层及其性能参数
MOSIS 对应TSMC 0.35 mCMOS 工艺定义的全部工艺层
5上华0.6um DPDM CMOS 工艺拓扑设计N-well
集成电路版图设计
active P+ implant
N+ implant poly1
metal1contact
via
metal2poly2High Resistor
豫公网安备41160202000603
站长QQ:729038198
关于我们
投诉建议