《工业控制计算机》2018年第31卷第10期
扫频信号发生器是如今电子系统的很重要的一个组成部分，在诸多领域都有它的应用，例如在通信领域方面被使用在跟踪接收机上面，在电子领域方面被应用在电子频谱仪等[1]。扫频信号发生器的实现可以采用多种技术，如直接模拟技术，采用模拟电路搭建信号发生器，但这种技术搭建的信号发生器频率不稳定，易受外界环境的干扰。现在常用的信号发生器多采用DDS 技术,DDS 技术作为第三代频率合成技术，与前几代频率合成技术相比，具有众多突出的优点：频率稳定度和分辨率高、频率转换时间短、相位噪声低等[2]。 本文基于DDS 技术在Altera 公司的Quartus II 软件的开发平台下，以FPGA 器件为逻辑电路载体，采用硬件描述语言Ver⁃ilog HDL 编程，并结合信号调理模块、高速D /A 转换模块等硬件电路，完成频率、扫频带宽和步进频率可调节的扫频信号源设计。1总体设计方案1.1基本原理
采用频率合成技术可以将一个(或多个)参考频率转变为另一个(或多个)所需要的频率。DDS 技术作为一种全新的频率合成方法，最先是由Joseph Tierery 等三位美国学者提出的，其具有频率稳定度和分辨率高、频率转换时间短、相位噪声低等特点[6]。
DDS 工作原理是对系统时钟进行等间隔的相位采样，主要的组成模块包含频率控制字寄存器、相位累加器、相位寄存器、波形存储模块、D /A 转换模块以及低通滤波电路。工作原理描述如下：在每一个变频信号到来的时候，频率控制字会按所设定的频率步进增加，然后输出频率控制字作为下一级相位累加器的一个输入，与反馈的上一个变频信号时刻的相位寄存器值累加得到结果，送到相位寄存器中。系统时钟到来的时候相位寄存器的输出作为高位地址在波形存储器查地址所对应的幅值表，将查到的幅值经过DAC 转换后得到阶梯模拟波形。最后再通过具有内插作用的低通滤波器，将模拟信号平滑后输出期望频率的信号。1.2总体结构 根据模块化的设计思想，将扫频信号发生器的实现分成四个功能模块完成，其总体设计框图如图1所示，四大模块的具体组成如下:①扫频信号产生(DDS )模块：主要包含频率控制字自增，相位累加器，波形ROM (数据存储)以及D /A 转换器;②控制模块：根据需求产生各种控制信号，如数据处理、串口通信控制等;③输出信号模块：包含D /A 转换、信号调理模块,D /A 转换器将数字幅度值转换为模拟输出信号，信号调理对模拟输出
信号做放大、平滑滤波等处理;④串口通信模块：和上位机(PC 机)进行通信，接收发送频率、幅值等参数数据以及控制信号。四个模块中的扫频信号产生模块、控制模块、串口通信模块均需在FPGA 中设计数字逻辑电路完成。
图1系统设计总体框图
系统的工作流程：上位机(PC 机)通过总线接口和FPGA 进行数据通信,FPGA 对发送过来的数据进行处理，解析得到PC 机发送过来的的参数、控制指令等，并根据这些数据开始工作；频率控制字自增模块在系统时钟的作用下根据PC 机发送的步进频率控制字参数开始频率累加，随后送到相位累加器中，通过相位累加器实现累加后得到波形表地址，在波形表查得到输出波形数据，最后经过数模转换以及信号调理以后，输出模拟信号波形。1.3参数选取
总体设计中，系统的参考时钟、相位累加器长度和波形存储ROM 大小这三者是扫频信号发生器需要考虑的主要参数。其中，因为相位累加器、波形存储ROM 表是在FPGA 的环境下设计的，因此相位累加器的大小也决定了波形表的大小，当相位累加器长度为N 时，波形表大小容量为2N 。
时钟频率的大小决定了输出的信号频带的范围，频率越高，输出信号的频带也就越宽。根据香农采样定理，为了不失真地还原模拟信号，采样频率应该要大于被采样信号频谱中最高频率的两倍。由于实际信号并不是理想情况下信号，因此要对其进行多点采样。本文所要设计的信号发生器频率范围为10Hz 到1MHz ，选取最低采样点数为12，当模拟输出信号频率为1MHz ，需要采样的时钟频率至少应该为12MHz ，充分考虑后选取时钟频率为20MHz 。
时钟频率和相位累加器长度N 决定了信号的频率分辨力和输出频率精度。当时钟频率一定的时候,N 值越大，频率分辨率就越好，输出波形精度越高，同时所需要消耗的硬件资源也就越多，功耗越大。考
虑到设计需求以及FPGA 的容量，本设计中选取的N 值为24。在20MHz 参考时钟频率下，频率分辨率可以达到1.192Hz 。
波形表是以相位大小作为存储地址的，每个地址存储的值是一个幅度值的二进制表示。波形表的容量越大，得到的波形就
基于DDS 技术的扫频信号发生器设计与实现
Frequency Sweep Signal Generator Based on DDS Technology
朱
科(东南大学自动化学院，江苏南京210096)
摘要：扫频信号发生器能够生成频率在限定范围内作线性变化而幅值恒定的信号，它在通信、雷达、电子对抗、导航等许多领域中都被广泛应用。现在被广泛应用的信号发生器大多采用直接数字频率合成(DDS )技术。基于DDS 技术，在Altera 公司的Quartus II 软件的开发平台下，以FPGA 器件为逻辑控制电路载体，采用硬件描述语言Verilog HDL 编程实现频率、扫频带宽和步进频率可调节的扫频信号源设计。经验证，该设计方案可行，达到预期目标。
关键词：扫频信号发生器,DDS ,FPGA ,Verilog HDL
Abstract 押In this paper熏based on DDS technology熏in Altera corporation the Quartus II software development platform熏with the FPGA device logic control circuit carrier熏using Verilog HDL hardware description language programming to realize fre⁃quency sweep熏frequency band width熏and stepping frequency adjustable frequency sweep signal source design.
Keywords 押frequency sweep signal generator熏DDS熏FPGA熏Verilog
HDL
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基于DDS技术的扫频信号发生器设计与实现
越不失真，由上文描述可知，相位累加器的大小决定了波形表的大小，本设计中，每种波形会存储4kB大小的波形表数据，即每个波形周期内会采样4096个点作为保存数据。
2硬件电路设计
扫频信号发生器硬件电路主要为高速D/A转换模块和信号调理模块。高速D/A转换模块的作用是把合成的输出波形幅值的序列数字值转换为连续的期望频率模拟信号，信号调理模块包含差分放大电路、滤波电路以及无输出电容(OCL)电路，该模块能实现信号放大、直流偏置调节和滤波等功能[4]。
2.1高速D/A转换模块
频率控制字
D/A转换器作为整个DDS信号发生器的重要器件，它的分辨率位数越大，分辨率就越高，合成的模拟输出信号波形就越平滑，精度也就越高。通常D/A转换器的分辨率位数有8、10、12和14位等这几种。综合考量精度、速率要求以及价格影响，本设计选用AD9762产品，它属于TxDAC系列高性能、低功耗CMOS数模转换器(DAC)的12位分辨率产品。AD9762提供出的交流和直流性能，支持最高125MSPS的更新速率，同时具有灵活的单电源工作电压范围(2.7V至5.5V)和低功耗特性熏非常适合便携式和低功耗应用。采用DAC0832的输出电压为AD9762提供参考输入电压。DAC0832接收代表不同幅度值的8位二进制数据输入，就可以输出不同的电压值，进而可以改变波形转换DAC(AD9762)的基准电压值，从而可以达到改变最终输出的模拟波形幅值的效果。
2.2信号调理模块
信号调理模块包含差分放大电路、滤波电路以及OCL电路。D/A转换器AD9762为差分电流输出，后面接一个差分放大电路。差分放大电路将该电流信号转换为电压信号，电压信号较电流信号而言能更方便地被读取出来，以便观察输出结果。
D/A转换器输出波形中，除主频外，也存在着很多不希望看到的高频谐波以及非谐波高频分量，因此为了降低高频分量的影响，通过在D/A转换器的输出端接入低通滤波器，即可输出频率为主频的光滑波形。
本设计低通滤波器采用有源滤波实现的方式，整个电路由两级RC滤波电路和同相比例放大电路组成。
将经过滤波调理后的信号送入到OCL电路中，最后从O⁃CL电路输出。OCL电路是一种典型的功率放大电路，把它加在电路的末级是为了驱动负载，在电源电压确定的情况下输出尽可能大的功率。此外,OCL电路还能够消除交越失真。
3FPGA逻辑电路设计
实现DDS技术的平台有多种，最常用的有ARM、单片机、FPGA这三种实现方式，由于FPGA的数字逻辑资源丰富，同时也是一种高性能、低成本的实现方式，用其来实现的DDS信号发生器具有频率分辨率高、控制方式多样、成本可控等优点[6]。而ARM、单片机与FPGA相比较起来，处理速度并不是很高，本设计在FPGA平台，采用硬件描述语言Verilog HDL编程实现信号发生器所需的逻辑控制电路设计。逻辑控制电路设计主要包括串口通信模块、频率控制字模块、相位累加器模块、波形存储器模块等，如图2所示。
图2逻辑电路整体设计图
3.1串口通信模块
计算机通过串口通信模块向FPGA传送扫频信号源的频率控制字、变频命令以及A/D采样数据。该模块
的接口信号定义
如表1所示。
表1串口协议的接口信号定义
当接收数据使能控制信号tx_data_en输出为高电平时表
示串口写入了8位有效的数据位，接受模块会自动进行数据位
的判断如果超出10位，就会通过将rx_ovf_err置为高电平来表
示溢出错误，同时如果parity_en为高则会按照parity_type就
行奇偶校验；如果校验错误,rx_parity_err将置为高电平。FPGA
往PC传输数据时与接收数据相反。当要输出数据时，先要检测tx_ch_rdy是否为高，如果为高则说明此时输出通道空闲，可以
使用，则可以将要传输的数据写到tx_data_in端口，再给tx_data_en一定宽度的脉冲信号使能输出，随后FPGA通过tx_data_serial按照串口协议将数据输出。在数据输出的过程
中,tx_ch_rdy为0，表示输出通道正在被占用，传输完成后tx_ch_rdy重新置1，表示输出通道空闲。
3.2频率控制字自增模块
频率控制字K决定了扫频信号源的输出频率，因此，要使扫
频信号源的输出信号在一个频率范围内连续变化，则需要将频
率控制字K按频率变化步进值对应的K值连续变化即可。本设
计中将初始频率、频率步进和变频次数三个参数作为输入端口
引入，接受计算机通过串口发送的扫频参数控制字，并设置根据
变频命令自增相位寄存器K值，使得可以根据用户需要设置的
扫频参数输出对应的扫频信号。
3.3相位累加器模块
相位累加器由频率控制字寄存器、加法器和相位寄存器构
成。频率控制字寄存器中存放的频率控制字K，作为加法器的一
个输入；相位寄存器用于寄存加法器的计算结果，它又作为加法
器的另一个输入，同时也作为波形存储器的取数地址：加法器做
累加运算，即将频率控制字K与相位寄存器的输出数据相加[5]。本设计累加器长度选用为24位，在每一个时钟到来的时候，累
加器将上一个时钟时刻相位寄存器值累加上一个步进值完成一
个累加操作，步进值由频率控制字大小决定。在时钟频率以及存
储容量不变的情况下，改变频率控制字的大小，改变相位累加器
的输出值，改变输出信号的频率值。
3.4波形存储ROM模块
合成信号源的波形存储器是由ROM存储器组成，它将输
出二进制形式的波形数据表预先存入ROM单元中，然后在系
统标准时钟频率的驱动下，按照一定顺序从ROM单元中读出
数据，再进行D/A转换，就可以得到期望频率和幅度的输出波
形。本设计中波形数据是由C语言编程产生的，通过基本的C
程序波形公式，产生相应的波形数据，随后在Quartus II环境下
创建一个mif文件，完成配置ROM。
4系统验证
采用串口调试工具commix1.4向扫频信号源发送扫频参数
控制字以及变频信号控制字，通过串口发送的参数为：初始频
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仿真结果表明，该四分量组合风速仿真模型可以较好地描述风机实际运行环境中自然风的特点，表现出了风速的随机变化和突发变化等特点，能够为风电最大功率跟踪仿真实验提供有效的输入信号。
选取微电网实验室用双馈风电机组作为研究对象。主要参数为：风轮半径为3.2m ，额定功率为5.5kW ，最佳叶尖速比为7，额定风速为11m /s ，空气密度为1.25kg /m 3。在如图3所示的风速数据下，对风机的最大功率跟踪控制进行仿真并分析性能。
a 常规粒子算法
b 优化粒子算法
图4风能利用系数C p 曲线图
通过比较仿真曲线可以看出：当风电机组运行在额定风速以下时，图4采用常规粒子算法MPPT 控制时,C p 值在0.2~
0.47之间波动，且波动幅度很大，均值为0.4336；而采用优化粒子算法MPPT 控制,C p 值分布在0.35~0.47之间，曲线较为平稳，波动幅度较小，均值为0.4604，风能利用系数提高了6.2%，即提高了风力发电系统的风能利用效率。捕获机械功率和风能利用系数成比例关系，当提高风能利用系数时，
同时提高了风电机组的捕获机械功率，提高了风电机组的发电效率，实现了风能的最大利用。
参考文献
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[收稿日期:2018.7.30]
图3模拟风速
仿真曲线图
10Hz ，步进频率100kHz ，变频次数10，截止频率为1000kHz 如图3所示。
图3串口调试工具
最后通过示波器观察波形数据，在示波器上显示出的部分波形图如图4所示。
从波形图中可以看到在10Hz 、200kHz 、900kHz 、1000kHz 处的波形连续，幅值基本稳定在5Vpp ，达到了设计的预期目标。
参考文献
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[收稿日期:2018.6.18]
图4
波形图
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