存储器及其编程方法与流程

1.本公开涉及半导体技术领域，具体地，涉及一种存储器及其编程方法。

背景技术：

2.sram(static random access memory，静态随机存储器)是随机存储器的一种。sram采用双稳态电路存储信息，因此信息存储可靠，只要不断电存储信息可以长时间保存，而不需要周期性的刷新电路。此外，sram还具有读写速度快的优点。sram常用作高速缓存器应用在计算机系统以及各种电子产品中。

技术实现要素：

3.根据本公开的第一个方面，提供了一种存储器，包括：
4.存储器单元，包括第一选择管和第二选择管，所述第一选择管的栅极和所述第二选择管的栅极连接；
5.写入电路，包括第一输出端和第二输出端，所述第一输出端连接所述第一选择管的源极或漏极，所述第二输出端连接所述第二选择管的源极或漏极；所述写入电路被配置为：基于数据信号和写使能信号，生成第一写入信号和第二写入信号；经所述第一输出端向所述第一选择管传输所述第一写入信号，经所述第二输出端向所述第二选择管传输所述第二写入信号；
6.其中，在执行写操作的情况下，所述第一写入信号或所述第二写入信号的电压值，小于施加在所述第一选择管的栅极电压，且大于或等于所述栅极电压和所述第一选择管的阈值电压的差值。
7.在一些实施例中，所述写入电路包括：
8.第一模块，包括所述第一输出端，所述第一模块被配置为基于所述数据信号和所述写使能信号，生成所述第一写入信号；
9.第二模块，包括所述第二输出端，所述第二模块被配置为基于所述数据信号和所述写使能信号，生成所述第二写入信号。
10.在一些实施例中，所述存储器单元的数量为多个，多个所述存储器单元呈阵列排布；
11.所述存储器还包括：位线组，所述位线组包括第一位线和第二位线；
12.其中，所述第一位线与所述阵列中一个列的多个所述存储器单元的所述第一选择管的源极或漏极，以及所述写入电路的所述第一输出端连接；
13.所述第二位线与所述列的多个所述存储器单元的所述第二选择管的源极或漏极，以及所述写入电路的所述第二输出端连接。
14.在一些实施例中，所述位线组的数量为多个；
15.所述写入电路包括多个模块组，所述模块组的数量和所述位线组的数量相同，所述模块组包括所述第一模块和所述第二模块，所述第一模块的所述第一输出端与所述第一
位线连接，所述第二模块的所述第二输出端与所述第二位线连接。
16.在一些实施例中，所述第一模块包括：
17.第一控制单元，包括第一控制信号输出端和第二控制信号输出端，所述第一控制单元被配置为基于所述数据信号和所述写使能信号，从所述第一控制信号输出端输出第一控制信号，从所述第二控制信号输出端输出第二控制信号，所述第一控制信号和所述第二控制信号其一为高电压，另一为低电压；所述高电压等于施加至所述存储器单元的所述第一选择管的栅极电压；
18.第一写入单元，包括第一nmos晶体管和第二nmos晶体管；所述第一nmos晶体管的漏极连接电源电压，栅极连接所述第一控制信号输出端，源极连接所述第一输出端；所述第二nmos晶体管的漏极连接所述第一nmos晶体管的源极，栅极连接所述第二控制信号输出端，源极连接地电压。
19.在一些实施例中，所述第二模块包括:
20.第二控制单元，包括第三控制信号输出端和第四控制信号输出端，所述第二控制单元被配置为基于所述数据信号和所述写使能信号，从所述第三控制信号输出端输出第三控制信号，以及从所述第四控制信号输出端输出第四控制信号，所述第三控制信号和所述第二控制信号的电压相同，所述第四控制信号和所述第一控制信号的电压相同；
21.第二写入单元，包括第三nmos晶体管和第四nmos晶体管；所述第三nmos晶体管的漏极连接电源电压，栅极连接所述第三控制信号输出端，源极连接所述第二输出端；所述第四nmos晶体管的漏极连接所述第三nmos晶体管的源极，栅极连接所述第四控制信号输出端，源极连接地电压。
22.在一些实施例中，所述第一控制单元和所述第二控制单元的结构相同。
23.在一些实施例中，所述第一控制单元包括:
24.第一反相器，被配置为接收所述数据信号；
25.第二反相器，被配置为接收所述写使能信号；
26.第一或非门电路，一个输入端连接所述第一反相器的输出端，另一个输入端连接所述第二反相器的输出端，所述第一或非门电路被配置为输出第一控制信号；
27.第二或非门电路，一个输入端用于接收所述数据信号，另一个输入端连接所述第二反相器的输出端，所述第二或非门电路被配置为输出第二控制信号。
28.在一些实施例中，所述第一控制单元包括:
29.第三反相器，被配置为接收所述数据信号；
30.第一与门电路，一个输入端用于接收所述数据信号，另一个输入端用于接收所述写使能信号，所述第一与门电路被配置为输出第一控制信号；
31.第二与门电路，一个输入端连接所述第三反相器的输出端，另一个输入端用于接收所述写使能信号，所述第二与门电路被配置为输出第二控制信号。
32.在一些实施例中，所述第一控制单元包括:
33.第四反相器，被配置为接收所述数据信号；
34.第一与非门电路，一个输入端用于接收所述数据信号，另一个输入端用于接收所述写使能信号；
35.第二与非门电路，一个输入端连接所述第四反相器的输出端，另一个输入端用于
接收所述写使能信号；
36.第五反相器，输入端连接所述第一与非门电路的输出端，所述第五反相器被配置为输出第一控制信号；
37.第六反相器，输入端连接所述第二与非门电路的输出端，所述第六反相器被配置为输出第二控制信号。
38.根据本公开的第二个方面，提供了一种存储器的编程方法，所述存储器包括存储器单元，所述存储器单元包括第一选择管和第二选择管，所述第一选择管的栅极和所述第二选择管的栅极连接；所述存储器的编程方法包括：
39.接收数据信号和写使能信号；
40.基于所述数据信号和所述写使能信号，生成第一写入信号和第二写入信号；其中，在执行写操作的情况下，所述第一写入信号或所述第二写入信号的电压值，小于施加在所述第一选择管的栅极电压，且大于或等于所述栅极电压和所述第一选择管的阈值电压的差值；
41.向所述第一选择管传输所述第一写入信号，向所述第二选择管传输所述第二写入信号。
42.在一些实施例中，所述基于所述数据信号和所述写使能信号，生成第一写入信号和第二写入信号，包括：
43.基于所述数据信号和所述写使能信号，生成第一控制信号和第二控制信号；其中，所述第一控制信号和所述第二控制信号其一为高电压，另一为低电压，所述高电压等于施加至所述存储器单元的nmos晶体管的栅极电压；
44.基于所述第一控制信号和所述第二控制信号，生成所述第一写入信号。
45.在一些实施例中，所述基于所述数据信号和所述写使能信号，生成第一写入信号和第二写入信号，还包括：
46.基于所述数据信号和所述写使能信号，生成第三控制信号和第四控制信号，所述第三控制信号和所述第二控制信号的电压相同，所述第四控制信号和所述第一控制信号的电压相同；
47.基于所述第三控制信号和所述第四控制信号，生成所述第二写入信号。
48.在一些实施例中，所述存储器包括第一反相器、第二反相器、第一或非门电路和第二或非门电路，所述第一或非门电路的一个输入端连接所述第一反相器的输出端，另一个输入端连接所述第二反相器的输出端，所述第二或非门电路的一个输入端用于接收所述数据信号，另一个输入端连接所述第二反相器的输出端；
49.所述基于所述数据信号和所述写使能信号，生成第一控制信号和第二控制信号，包括：
50.基于所述数据信号，生成数据反相信号；
51.基于所述写使能信号，生成写使能反相信号；
52.基于所述数据反相信号和所述写使能反相信号，生成所述第一控制信号；
53.基于所述数据信号和所述写使能反相信号，生成所述第二控制信号。
54.在一些实施例中，所述存储器包括第三反相器、第一与门电路和第二与门电路，所述第一与门电路的一个输入端用于接收所述数据信号，另一个输入端用于接收所述写使能
信号，所述第二与门电路的一个输入端连接所述第三反相器的输出端，另一个输入端用于接收所述写使能信号；
55.所述基于所述数据信号和所述写使能信号，生成第一控制信号和第二控制信号，包括：
56.基于所述数据信号，生成数据反相信号；
57.基于所述数据信号和所述写使能信号，生成所述第一控制信号；
58.基于所述数据反相信号和所述写使能信号，生成所述第二控制信号。
59.本公开实施例提供的存储器，在执行写操作时，写入电路基于数据信号和写使能信号，生成第一写入信号和第二写入信号，其中，第一写入信号或第二写入信号的电压值大于或等于施加在存储器单元的第一选择管的栅极电压和第一选择管的阈值电压的差值，可保证存储器单元的第一选择管工作在饱和导通状态，以向存储器单元写入数据。同时，第一写入信号或第二写入信号的电压值小于存储器单元的第一选择管的栅极电压，可降低存储器在执行写操作时的功耗，减少热量的排放，有利于提高存储器的市场竞争力。
附图说明
60.图1为本公开实施例提供的存储器单元阵列的部分结构示意图；
61.图2为本公开实施例提供的存储器单元的电路示意图；
62.图3为本公开实施例提供的一种写入电路的结构示意图；
63.图4a为本公开实施例提供的又一种写入电路中第一模块的结构示意图；
64.图4b为本公开实施例提供的又一种写入电路中第二模块的结构示意图；
65.图5为本公开实施例提供的又一种写入电路的结构示意图；
66.图6为本公开实施例提供的写操作的时序图；
67.图7a为本公开实施例提供的又一种写入电路中第一模块的结构示意图；
68.图7b为本公开实施例提供的又一种写入电路中第二模块的结构示意图；
69.图8a为本公开实施例提供的又一种写入电路中第一模块的结构示意图；
70.图8b为本公开实施例提供的又一种写入电路中第二模块的结构示意图；
71.图9a为本公开实施例提供的又一种写入电路中第一模块的结构示意图；
72.图9b为本公开实施例提供的又一种写入电路中第二模块的结构示意图；
73.图10为本公开实施例提供的存储器的编程方法的流程示意图。
具体实施方式
74.以下结合说明书附图及具体实施例对本技术的技术方案做进一步的详细阐述。
75.在本技术的描述中，需要理解的是，术语“长度”、“宽度”、“深度”、“上”、“下”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
76.sram系统包括存储器单元阵列和外围电路，外围电路主要包括存储器单元阵列、行译码器/字线驱动器、列译码器、灵敏放大器、写入电路、控制逻辑以及输入输出电路(i/o电路)等。
77.存储器的核心是存储器单元阵列，存储器单元阵列是由存储器单元构成的矩形阵列，存储器单元阵列可包括多行存储器单元和多列存储器单元。每个存储器单元具有唯一的地址，通过外围电路选中相应的存储器单元进行读写操作。
78.行译码器/字线驱动器可以被配置为由控制逻辑控制，并且在执行读/写操作时，选中字线，从而选中连接该字线的一行存储器单元。
79.列译码器可以配置为由控制逻辑控制，并且在执行读/写操作时，选中位线，从而选中连接该位线的一列存储器单元。可以理解，行译码器/字线驱动器和列译码器的共同作用是从存储器单元阵列中选出要操作的存储器单元。
80.灵敏放大器可以被配置为由控制逻辑控制，并在执行读操作时，读出被选中的存储器单元存储的数据。
81.写入电路可以被配置为由控制逻辑控制，并在执行写操作时，向被选中的存储器单元中写入数据。
82.i/o电路包括地址缓冲器和数据缓冲器，i/o电路是存储器和外部电路的接口电路，可以从外部电路接收数据信号和地址信号，也可以将数据信号传输给外部电路。
83.控制逻辑可以耦合到上述每个外围电路模块，并且被配置为控制每个外围电路模块的操作。例如，控制电路可控制译码过程。控制逻辑还可以接收各种控制信号，诸如写使能信号和读使能信号，并通过控制读使能信号和写使能信号来控制数据的读写操作。
84.图1为本公开实施例提供的存储器单元阵列的部分结构示意图。如图1所示，存储器阵列可包括一列存储器单元100，该列存储器单元100分别是cell0、cell1、
…
、cellm、
…
、celln。该列存储器单元100连接同一组位线(bt，bb)，每行存储器单元100分别连接不同的字线(sel《0》、sel《1》、
…
sel《m》
…
sel《n》)。
85.图2为本公开实施例提供的存储器单元的电路示意图。该存储器单元100为sram单元。应当理解，图1所示的存储器单元阵列中的存储器单元100可以为图2所示的存储器单元100，也可以为具有其它电路结构的sram单元。
86.参见图2，该存储器单元100包括：第一负载管mp0、第一驱动管mn0、第二负载管mp1、第二驱动管mn1、第一选择管mn2和第二选择管mn3，其中，第一负载管mp0和第二负载管mp1为pmos晶体管，即p沟道增强型场效应管，第一驱动管mn0、第二驱动管mn1、第一选择管mn2和第二选择管mn3为nmos晶体管，即n沟道增强型场效应管。
87.如图2所示，第一负载管mp0的源极连接电源电压(高电平vdd)，第一负载管mp0和第一驱动管mn0的漏极均连接第一节点d，第一负载管mp0和第一驱动管mn0的栅极均连接第二节点d_n，第一驱动管mn0的源极连接地电压。第二负载管mp1的源极连接电源电压(高电平vdd)，第二负载管mp1和第二驱动管mn1的栅极均连接第一节点d，第二负载管mp1和第二驱动管mn1的漏极均连接第二节点d_n，第二驱动管mn1的源极连接地电压。第一选择管mn2和第二选择管mn3的栅极均连接同一字线sel，第一选择管mn2的漏极连接第一位线bt，其源极连接第一节点d，第二选择管mn3的源极连接第二位线bb，其漏极连接第二节点d_n。
88.该存储器单元100中，第一负载管mp0、第一驱动管mn0、第二负载管mp1和第二驱动管mn1构成两个交叉耦合的反相器，交叉耦合的反相器通过相互锁存来存储高低电平信号。第一选择管mn2和第二选择管mn3的栅极连接字线，在对该存储器单元100执行读写操作时被字线控制开启，可看作读写操作的开关。
89.每个存储器单元100(sram单元)可存储1bit数据，即存储“1”或者“0”。示例地，当第一节点d为高电平，第二节点d_n为低电平时，存储器单元100存储数据“1”，当第一节点d为低电平，第二节点d_n为高电平时，存储器单元100存储数据“0”。
90.在写操作时，第一位线bt和第二位线bb会根据写入数据被写入电路预充为相反的电平，高电平或者低电平。当字线sel的信号有效后开始进行写操作，第一选择管mn2和第二选择管mn3导通，将第一位线bt上的数据写进第一节点d，第二位线bb上的数据写进第二节点d_n。
91.具体地，以向存储器单元100写入数据“1”为例。写操作时，第一位线bt被拉升到高电平，第二位线bb被下拉到低电平，当字线sel为高电平，第一选择管mn2和第二选择管mn3开启后，第一节点d变为高电平，第二驱动管mn1导通，第二负载管mp1截止，第二节点d_n通过第二驱动管mn1变为低电平。当第二节点d_n为低电平时，第一负载管mp0导通，第一驱动管mn0截止，第一节点d保持高电平的状态，而第二节点d_n保持低电平的状态，形成了稳定的互锁状态，稳定地存储数据“1”。
92.图3为本公开实施例提供的一种写入电路的结构示意图。该写入电路包括反相器not01、反相器not02、与非门电路nand01、与非门电路nand02、或非门电路nor01、或非门电路nor02、第一晶体管mp2、第二晶体管mn4、第三晶体管mp3以及第四晶体管mn5。其中，第一晶体管mp2和第三晶体管mp3为pmos晶体管，第二晶体管mn4和第四晶体管mn5为nmos晶体管。
93.如图3所示，反相器not01基于数据信号data生成数据反相信号data_n，反相器not02基于写使能信号write_en生成写使能反相信号write_en_n，与非门电路nand01的一个输入端用于接收数据信号data，另一个输入端用于接收写使能信号write_en；或非门电路nor01的一个输入端用于接收数据信号data，另一个输入端连接反相器not02的输出端；第一晶体管mp2的栅极连接与非门电路nand01的输出端，其源极连接电源电压(高电平vdd)，其漏极连接第一位线bt；第二晶体管mn4的漏极连接第一晶体管mp2的漏极，其栅极连接或非门电路nor01的输出端，其源极连接地电压。
94.与非门电路nand02的一个输入端连接反相器not01的输出端，另一个输入端用于接收写使能信号write_en；或非门电路nor02的一个输入端连接反相器not01的输出端，另一个输入端连接反相器not02的输出端；第三晶体管mp3的栅极连接与非门电路nand02的输出端，其源极连接电源电压(高电平vdd)，其漏极连接第二位线bb；第四晶体管mn5的漏极连接第三晶体管mp3的漏极，其栅极连接或非门电路nor02的输出端，其源极连接地电压。
95.在一些实施例中，当使用图3所示的写入电路向存储单元写入数据“1”时，写使能信号write_en为高电平有效，数据信号data为高电平vdd，与非门电路nand01的输出端输出低电平，或非门电路nor01的输出端输出低电平，第一晶体管mp2导通，第二晶体管mn4截止，第一晶体管mp2的漏极向第一位线bt输出高电平vdd，将第一位线bt拉升到高电平vdd。同时，与非门电路nand02的输出端输出高电平vdd，或非门电路nor02的输出端输出高电平vdd，第三晶体管mp3截止，第四晶体管mn5导通，第四晶体管mn5的漏极向第二位线bb输出低电平，该低电平等于地电压，从而将第二位线bb下拉到地电压。
96.本公开研究发现，在图2所示的存储器单元100中，由于第一选择管mn2为nmos晶体管，当第一选择管mn2处于饱和导通状态时，第一选择管mn2的源极输出的电压等于其栅极
电压v
gs
和nmos晶体管的阈值电压v
thn
的差值v
gs-v
thn
。通常，在写操作时，字线sel被拉高到vdd，也即v
gs
＝vdd，因此，第一选择管mn2的源极输出的电压等于vdd-v
thn
。
97.如果第一节点d仅靠第一位线bt驱动就能稳定存储高电平信号，那么说明第一节点d的电位只要拉高到v
gs-v
thn
(也即vdd-v
thn
)即可。而根据nmos晶体管的相关理论可知，第一选择管mn2的漏极电压只要大于或等于v
gs-v
thn
，第一选择管mn2就可处于饱和导通状态，并且源极输出的电压为v
gs-v
thn
。因此，在对存储器单元100进行写操作(写入数据“1”)时，只需要将第一位线bt拉高到v
gs-v
thn
(也即vdd-v
thn
)即可。而一些实施例中，在进行写操作时，将第一位线bt拉高到电源电压vdd，这就导致存储器需要消耗更多的功耗。
98.鉴于此，本公开实施例还提供了一种写入电路，用于向上述存储器单元100写入数据。图4a和图4b为本公开实施例提供的一种写入电路的结构示意图，如图4a和图4b所示，该写入电路包括第一输出端201和第二输出端202，第一输出端201通过第一位线bt连接至第一选择管mn2的漏极，第二输出端202通过第二位线bb连接至第二选择管mn3的源极，该写入电路被配置为基于数据信号data和写使能信号write_en，生成第一写入信号和第二写入信号，经第一输出端201向第一选择管mn2传输第一写入信号，经第二输出端202向第二选择管mn3传输第二写入信号；
99.其中，在执行写操作的情况下，第一写入信号或第二写入信号的电压值，小于施加在存储器单元100的第一选择管mn2和第二选择管mn3的栅极的栅极电压v
gs
，且大于或等于该栅极电压v
gs
和第一选择管mn2和第二选择管mn3的阈值电压v
thn
的差值v
gs-v
thn
。
100.在执行写操作时，写入电路通过第一写入信号设置第一位线bt的电位，通过第二写入信号设置第二位线bb的电位。如上所述，当存储器单元100中第一选择管mn2的漏极的电位大于或等于v
gs-v
thn
，存储器单元100的第一节点d就能稳定存储高电平，或者，存储器单元100中第二选择管mn3的源极的电位大于或等于v
gs-v
thn
，存储器单元100的第二节点d_n就能稳定存储高电平。
101.本公开中，第一写入信号或第二写入信号的电压值大于或等于v
gs-v
thn
，可将第一选择管mn2的漏极或第二选择管mn3的源极的电位拉高到大于或等于v
gs-v
thn
，因此，本公开实施例提供的写入电路，能够保证存储器单元100的第一选择管mn2或第二选择管mn3工作在饱和导通状态，以向存储器单元100写入数据。
102.同时，由于第一选择管mn2和第一驱动管mn3的栅极电压v
gs
，也就是写操作时字线sel的电压，一般为电源电压vdd，因此，第一写入信号或第二写入信号的电压值小于v
gs
，也就小于电源电源vdd。可见，本公开提供的写入电路还可使得第一位线bt或第二位线bb的电位小于vdd，从而可降低存储器在执行写操作时的功耗，减少热量的排放，有利于提高存储器的市场竞争力。
103.在一些实施例中，第一写入信号或第二写入信号的电压值可等于v
gs-v
thn
。示例地，当v
gs
等于vdd时，第一写入信号或第二写入信号可等于vdd-v
thn
。本实施例中，设置第一写入信号(或第二写入信号)的电压值等于第一位线bt(或第二位线bb)在第一节点d写入高电平时的最小电压值，既可以保证向存储器单元100写入数据，而且可将写操作时，存储器单元100的功耗降到最低。
104.在一些实施例中，电源电压vdd约为8至12v，也即v
gs
约为8至12v，nmos晶体管的阈值电压约为0.8至2.2v，因此，第一写入信号或第二写入信号的电压值v
gs-v
thn
可约为5.8至
11.2v。
105.此外，由上述sram单元的第一节点d和第二节点d_n为相反的电平可知，第一写入信号和第二写入信号也应该为相反的电平，即第一写入信号和第二写入信号其中之一为高电平，另一为低电平。
106.本公开中，第一写入信号或第二写入信号的电压值，小于施加在第一选择管mn2的栅极电压，且大于或等于该栅极电压和第一选择管mn2的阈值电压的差值，可理解为：当写入数据“1”时，第一写入信号为高电平，第二写入信号为低电平，第一写入信号的电压值小于施加在第一选择管mn2的栅极电压，且大于或等于该栅极电压和第一选择管mn2的阈值电压的差值。当写入数据“0”时，第一写入信号为低电平，第二写入信号为高电平，第二写入信号的电压值应小于施加在第二选择管mn3的栅极电压，且大于或等于该栅极电压和第二选择管mn3的阈值电压的差值。
107.根据图1所示的存储器单元100，可以理解的是，在一些实施例中，当写入数据“1”时，第二写入信号的电压值应小于第一驱动管mn0的阈值电压
vthn
。例如，第二写入信号的电压值可以为0v。
108.在一些实施例中，第一写入信号和第二写入信号同步，如此，可同时将第一位线bt和第二位线bb预充电至相反的电平，节约写操作的时间。
109.在一些实施例中，参见图4a和图4b，该写入电路包括：
110.第一模块210，包括第一输出端201，第一模块210被配置为基于接收的数据信号data和写使能信号write_en，生成第一写入信号；
111.第二模块220，包括第二输出端202，第二模块220被配置为基于接收的数据信号data和写使能信号write_en，生成第二写入信号。
112.本实施例中，分别使用第一模块210产生第一写入信号，使用第二模块220产生第二写入信号，较容易保证第一写入信号和第二写入信号具有不同的电压值。
113.在一些实施例中，存储器单元的数量为多个，多个存储器单元呈阵列排布。存储器包括多个位线组，每个位线组包括一条第一位线和一条第二位线，第一位线与阵列中一个列的多个存储器单元的第一选择管的漏极，以及写入电路的第一输出端连接，第二位线与该列的多个存储器单元的第二选择管的源极，以及写入电路的第二输出端连接。
114.示例地，存储器可包括多个模块组，模块组的数量和位置组的数量相同，模块组包括第一模块和第二模块，第一模块的第一输出端与第一位线连接，第二模块的第二输出端与第二位线连接。如此，可使每列存储器单元对应一个模块组，以向该列存储器单元提供第一写入信号和第二写入信号。
115.示例地，多个模块组的结构相同，不同模块组产生的高电压的电压值相同，示例地，均为vdd-v
thn
，不同模块组产生的低电压的电压值也相同，示例地，均为0v。
116.在一些实施例中，参见图4a，第一模块210包括：
117.第一控制单元211，包括第一控制信号输出端2111和第二控制信号输出端2112，第一控制单元211被配置为基于接收的数据信号data和写使能信号write_en，从第一控制信号输出端2111输出第一控制信号，从第二控制信号输出端2112输出第二控制信号，第一控制信号和第二控制信号其一为高电平，另一为低电平；高电平等于施加至存储器单元100的第一选择管mn2的栅极电压；
118.第一写入单元212，包括第一nmos晶体管mna1和第二nmos晶体管mna；第一nmos晶体管mna1的漏极连接电源电压，栅极连接第一控制信号输出端2111，源极连接第一输出端201；第二nmos晶体管mna的漏极连接第一nmos晶体管mna1的源极，栅极连接第二控制信号输出端2112，源极连接地电压。
119.在一些实施例中，参见图4b，第二模块220包括：
120.第二控制单元221，包括第三控制信号输出端2211和第四控制信号输出端2212，第二控制单元221被配置为基于接收的数据信号data和写使能信号write_en，从第三控制信号输出端2211输出第三控制信号，以及在第四控制信号输出端2212输出第四控制信号，第三控制信号和第二控制信号的电压相同，第四控制信号和第一控制信号的电压相同；
121.第二写入单元222，包括第三nmos晶体管mnb1和第四nmos晶体管mnb；第三nmos晶体管mnb1的漏极连接电源电压，栅极连接第三控制信号输出端2211，源极连接第二输出端202；第四nmos晶体管mnb的漏极连接第三nmos晶体管mnb1的源极，栅极连接第四控制信号输出端2212，源极连接地电压。
122.这里，第一控制单元211基于数据信号data和写使能信号write_en，生成第一控制信号和第二控制信号，第二控制单元221基于数据信号data和写使能信号write_en，生成第三控制信号和第四控制信号，其中，第三控制信号和第二控制信号的电压相同，第四控制信号和第一控制信号的电压相同，第一控制信号的电压与数据信号data的电压相同。
123.示例地，当数据信号data为“1”，高电平时，第一控制信号为高电平，第二控制信号为低电平，第三控制信号为低电平，第四控制信号为高电平。
124.第一写入单元212和第二写入单元222的结构相同，均包括两个nmos晶体管。当第一控制信号为高电平，第二控制信号为低电平时，第一写入单元212中，第一nmos晶体管mna1导通，第二nmos晶体管mna截止，第一输出端201输出高电平，将第一位线bt拉升至高电平。
125.同时，第三控制信号为低电平，第四控制信号为高电平，第二写入单元222中，第三nmos晶体管mnb1截止，第四nmos晶体管mnb导通，第二输出端202输出低电平，将第二位线bb下拉到低电平，从而在存储器单元100中写入数据“1”。
126.这里，以第一模块210为例，由于第一控制信号为高电平，其电压等于施加至存储器单元100的第一选择管mn2的栅极电压v
gs
。当第一nmos晶体管mna1导通后，由于其漏极的电压为vdd，大于其栅极电压v
gs
，因此第一nmos晶体管mna1处于饱和导通状态，且源极输出的电压，也就是第一输出端201的电压等于v
gs-v
thn
。可见，本实施例提供的第一模块210输出的第一写入信号可等于v
gs-v
thn
，既能保证向存储器单元100写入数据，还能将写入操作时的功耗降到最低。
127.示例地，当第一控制信号的高电平等于电源电压vdd时，第一模块210输出的第一写入信号可等于vdd-v
thn
。
128.同理，当数据信号data为“0”，低电平时，本实施例提供的第二模块220输出的第二写入信号也可等于v
gs-v
thn
，既能保证向存储器单元100写入数据，还能将写入操作时的功耗降到最低。
129.在一些实施例中，第一控制单元211和第二控制单元221的电路结构相同。
130.可以理解的是，第一控制单元211和第二控制单元221都是基于数据信号data和写
使能信号write_en，生成一个高电平和一个低电平，因此，第一控制单元211和第二控制单元221的电路结构可以相同。并且，第一控制单元211和第二控制单元221的电路结构相同，第一写入单元212和第二写入单元222的电路结构也相同，便于控制第一写入信号和第二写入信号同步。
131.在一些实施例中，参见图4a，第一控制单元211包括：
132.第一反相器not1，被配置为接收数据信号data；
133.第二反相器not2，被配置为接收写使能信号write_en；
134.第一或非门电路nor1，一个输入端连接第一反相器not1的输出端，另一个输入端连接第二反相器not2的输出端，第一或非门电路nor1被配置为输出第一控制信号；
135.第二或非门电路nor2，一个输入端用于接收数据信号data，另一个输入端连接第二反相器not2的输出端，第二或非门电路nor2被配置为输出第二控制信号。
136.这里，写使能信号write_en为高电平有效。
137.在写入操作时，将写使能信号write_en置为高电平，那么第一控制信号与数据信号data的电位相同，第二控制信号与数据反相信号data_n的电位相同。
138.以数据信号data为“1”，高电平为例，数据反相信号data_n为低电平，写使能信号write_en为高电平，写使能反相信号write_en_n为低电平，第一或非门基于数据反相信号data_n(低电平)和写使能反相信号write_en_n(低电平)生成第一控制信号，该第一控制信号为高电平，第二或非门基于数据信号data(高电平)和写使能反相信号write_en_n(低电平)生成第二控制信号，该第二控制信号为低电平。
139.再以数据信号data为“0”，低电平为例，数据反相信号data_n为高电平，写使能信号write_en为高电平，写使能反相信号write_en_n为低电平，第一或非门基于数据反相信号data_n(高电平)和写使能反相信号write_en_n(低电平)生成第一控制信号，该第一控制信号为低电平，第二或非门基于数据信号data(低电平)和写使能反相信号write_en_n(低电平)生成第二控制信号，该第二控制信号为高电平。
140.可见，本公开实施例提供的第一控制单元211，生成的第一控制信号和第二控制信号其中之一为高电平，另一为低电平，且第一控制信号的电压和数据信号data的电位相同。
141.进一步地，本实施例中，参见图4b，第二控制单元221和第一控制单元211的结构相同。第二控制单元221中，第一或非门电路nor1被配置为生成第四控制信号，第二或非门电路nor2被配置为生成第三控制信号。
142.可以理解的是，在一些实施例中，当写使能信号write_en为低电平有效，那么第一控制单元211中可不包括第二反相器not2。
143.在一些实施例中，第一模块210和第二模块220也可使用同一个控制单元。图5为本公开实施例提供的又一种写入电路200的结构示意图。如图5所示，第一写入单元212和第二写入单元222均连接至第一控制单元211。其中，第一写入单元212与第一控制单元211的耦合方式同图4a中相同，故不赘述。第二写入单元222中，第三nmos晶体管mnb1的漏极连接电源电压，栅极连接第二控制信号输出端2112，源极连接第二输出端202；第四nmos晶体管mnb的漏极连接第三nmos晶体管mnb1的源极，栅极连接第一控制信号输出端2111，源极连接地电压。
144.本实施例提供的写入电路200，电路结构更加简单、面积较小、功耗低，能够最大程
度的节约存储器内部的空间和降低存储器的功耗，从而降低存储器的生产成本，提高市场竞争力。
145.在一些实施例中，第一控制单元211和第二控制单元221也可共用第一反相器not1和第二反相器not2，如此也可简化电路结构，减小存储器的面积，降低存储器的功耗。
146.可以理解的是，本公开提供的写入电路，从实现功能的角度，包括第一控制单元、第二控制单元、第一写入单元和第二写入单元。在另外一些实施例中，当从第一控制单元、第二控制单元、第一写入电路和第二写入电路在外围电路中的位置考虑，也可以是控制逻辑包括第一控制单元和第二控制单元，写入电路包括第一写入单元和第二写入单元。
147.图6为本公开实施例提供的写操作的时序图。图6中，数据信号data为“1”，高电平；写使能信号write_en为高电平有效。下面结合图1、图2、图4和图6，详述本公开实施例提供的写操作的具体过程。
148.在写操作时，将写使能信号write_en置为高电平，在写使能信号write_en有效期间，存储器接收数据信号data“1”，高电平。如图4所示，数据反相信号data_n应为低电平，写使能反相信号write_en_n为低电平，第一控制信号为低电平(例如，0v)，第二控制信号为高电平vdd，第三控制信号为高电平vdd，第四控制信号为低电平。第一写入单元212生成的第一写入信号为高电平vdd-v
thn
，第二写入单元222生成的第二写入信号为低电平。由于第一模块210和第二模块220的结构相同，因此，第一写入信号和第二写入信号同步。
149.第一写入信号和第二写入信号同步将第一位线bt置为高电平vdd-v
thn
，将第二位线bb的电平从vdd-v
thn
置为低电平。
150.之后，如图1和图2，字线sel《m》被选中，字线sel《m》被施加高电平vdd，第一选择管mn2和第二选择管mn3同时开启，第一位线bt将第一节点d变为高电平vdd-v
thn
，第二位线bb同步将第二节点d_n的电平从vdd-v
thn
变为低电平，存储器单元100写入数据“1”。
151.图7a和图7b为本公开实施例提供的又一种写入电路的结构示意图。其中，图7a为第一模块的结构示意图，图7b为第二模块的结构示意图，如图7a和图7b所示，该写入电路包括第一模块和第二模块，第一模块包括第一控制单元211和第一写入单元212，第二模块包括第二控制单元221和第二写入单元222，其中，第一写入单元212与上述图4a中的第一写入单元212的结构相同，第二写入单元222与上述图4b中的第二写入单元222的结构相同，故不赘述。
152.本实施例中，如图7a所示，第一控制单元211包括：
153.第三反相器not3，被配置为接收数据信号data；
154.第一与门电路and1，一个输入端用于接收数据信号data，另一个输入端用于接收写使能信号write_en，第一与门电路and1被配置为输出第一控制信号；
155.第二与门电路and2，一个输入端连接第三反相器not3的输出端，另一个输入端用于接收写使能信号write_en，第二与门电路and2被配置为输出第二控制信号。
156.这里，写使能信号write_en为高电平有效。
157.在写入操作时，将写使能信号write_en置为高电平，那么第一控制信号与数据信号data的电位相同，第二控制信号与数据反相信号data_n的电位相同。
158.以数据信号data为“1”，高电平为例，数据反相信号data_n为低电平，第一与门电路and1基于数据信号data(高电平)和写使能信号write_en(高电平)生成第一控制信号，该
第一控制信号为高电平，第二与门电路and2基于数据反相信号data_n(低电平)和写使能信号write_en(高电平)生成第二控制信号，该第二控制信号为低电平。
159.再以数据信号data为“0”，低电平为例，数据反相信号data_n为高电平，第一与门电路and1基于数据信号data(低电平)和写使能信号write_en(高电平)生成第一控制信号，该第一控制信号为低电平，第二与门电路and2基于数据反相信号data_n(高电平)和写使能信号write_en(高电平)生成第二控制信号，该第二控制信号为高电平。
160.可见，本实施例提供的第一控制单元211，生成的第一控制信号和第二控制信号其中之一为高电平，另一为低电平，且第一控制信号和数据信号data的电位相同。
161.进一步地，本实施例中，参见图7b，第二控制单元221和第一控制单元211的结构相同。第二控制单元221中，第一与门电路and1被配置为生成第四控制信号，第二与门电路and2被配置为生成第三控制信号。
162.图8a和图8b为本公开实施例提供的又一种写入电路的结构示意图，其中，图8a为第一模块的结构示意图，图8b为第二模块的结构示意图，。如图8a和图8b所示，该写入电路包括第一模块和第二模块，第一模块包括第一控制单元211和第一写入单元212，第二模块包括第二控制单元221和第二写入单元222，其中，第一写入单元212与上述图4a中的第一写入单元212的结构相同，第二写入单元222与上述图4b中的第二写入单元222的结构相同，故不赘述。
163.本实施例中，如图8a所示，第一控制单元211包括：
164.第四反相器not4，被配置为接收数据信号data；
165.第一与非门电路nand1，一个输入端用于接收数据信号data，另一个输入端用于接收写使能信号write_en；
166.第二与非门电路nand2，一个输入端连接第四反相器not4的输出端，另一个输入端用于接收写使能信号write_en；
167.第五反相器not5，输入端连接第一与非门电路nand1的输出端，第五反相器not5被配置为输出第一控制信号；
168.第六反相器not6，输入端连接第二与非门电路nand2的输出端，第六反相器not6被配置为输出第二控制信号。
169.这里，写使能信号write_en为高电平有效。
170.在写入操作时，将写使能信号write_en置为高电平，那么第一控制信号和数据信号data的电位相同，第二控制信号和数据反相信号data_n的电位相同。
171.以数据信号data为“1”，高电平为例，数据反相信号data_n为低电平，第一与非门电路nand1基于数据信号data(高电平)和写使能信号write_en(高电平)生成低电平，第五反相器not5基于该低电平生成第一控制信号，该第一控制信号为高电平，第二与非门电路nand2基于数据反相信号data_n(低电平)和写使能信号write_en(高电平)生成高电平，第六反相器not6基于该高电平生成第二控制信号，该第二控制信号为低电平。
172.再以数据信号data为“0”，低电平为例，数据反相信号data_n为高电平，第一与非门电路nand1基于数据信号data(低电平)和写使能信号write_en(高电平)生成高电平，第五反相器not5基于该高电平生成第一控制信号，该第一控制信号为低电平，第二与非门电路nand2基于数据反相信号data_n(高电平)和写使能信号write_en(高电平)生成低电平，
第六反相器not6基于该低电平生成第二控制信号，该第二控制信号为高电平。
173.可见，实施例提供的第一控制单元211，生成的第一控制信号和第二控制信号其中之一为高电平，另一为低电平，且第一控制信号和数据信号data的电位相同。
174.进一步地，本实施例中，参见图8b，第二控制单元221和第一控制单元211的结构相同。第二控制单元221中，第五反相器not5被配置为生成第四控制信号，第六反相器not6被配置为生成第三控制信号。
175.图9a和图9b为本公开实施例提供的又一种写入电路的结构示意图，其中，图9a为第一模块的结构示意图，图9b为第二模块的结构示意图，如图9a和图9b所示，该写入电路包括第一模块210和第二模块220，其中，第一模块210包括：
176.第七反相器not7，用于接收数据信号data；
177.第一pmos晶体管mpa，源极连接电源电压vdd，栅极连接第七反相器not7的输出端，漏极连接第五nmos晶体管mnc1的漏极；
178.第五nmos晶体管mnc1，栅极用于接收写使能信号write_en，源极连接第一位线bt，用于输出第一写入信号；
179.第六nmos晶体管mnc，漏极连接第五nmos晶体管mnc1的漏极，栅极连接第七反相器not7的输出端，源极连接地电压。
180.第二模块220包括：
181.第八反相器not8，用于接收数据信号data；
182.第九反相器not9，输入端连接第八反相器not8的输出端。
183.第二pmos晶体管mpb，源极连接电源电压，栅极连接第九反相器not9的输出端，漏极连接第七nmos晶体管mnd1的漏极；
184.第七nmos晶体管mnd1，栅极用于接收写使能信号write_en，源极连接第二位线bb，用于输出第二写入信号；
185.第八nmos晶体管mnd，漏极连接第七nmos晶体管mnd1的漏极，栅极连接第九反相器not9的输出端，源极连接地电压。
186.在写入操作时，将写使能信号write_en置为高电平，第五nmos晶体管mnc1和第七nmos晶体管mnd1开启，假设数据信号data为“1”，高电平vdd，那么第一位线bt＝vdd-v
thn
，第二位线信号bb＝0，通过选中sel《n:0》中的某个sel《m》，将sel《m》置为高电平，则存储器单元cellm的第一节点d将会被拉为高电平vdd-v
thn
，第二节点d_n将会被拉为低电平，存储器单元cellm被写入数据“1”。
187.在同样的尺寸下，pmos晶体管的驱动能力一般远低于nmos管的驱动能力，因此，图9a和图9b中第一pmos晶体管mpa和第二pmos晶体管mpb的尺寸一般会大于第六nmos晶体管mnc和第八nmos晶体管mnd，从而在驱动第一pmos晶体管mpa和第二pmos晶体管mpb时，相比驱动第六nmos晶体管mnc和第八nmos晶体管mnd要消耗更大的动态损耗。
188.并且，由于第五nmos晶体管mnc1是串接在第一位线bt的电流驱动路径上，会削弱第一pmos晶体管mpa和第六nmos晶体管mnc的驱动能力，因此为了保证驱动能力，需要较大尺寸的第一pmos晶体管mpa、第五nmos晶体管mnc1和第六nmos晶体管mnc，因此动态功耗较大。
189.本公开实施例的图4a和图4b、图5、图7a和图7b，以及图8a和图8b提供的写入电路，
第一写入单元212和第二写入单元222中使用的是两个nmos晶体管，相比pmos晶体管尺寸更小，消耗的功耗更小。并且，在写入操作时，第一位线bt和第二位线bb的电流驱动路径上没有串联其它mos管，驱动能力更强。因此，在保证与图9a和图9b所示的写入电路具有相同驱动能力的前提下，可以使用较小尺寸的nmos管，动态功耗更小。
190.图10为本公开实施例提供的存储器的编程方法的流程示意图。参见图10，该存储器的编程方法包括：
191.s100：接收数据信号和写使能信号；
192.s200：基于数据信号和写使能信号，生成第一写入信号和第二写入信号；其中，在执行写操作的情况下，第一写入信号或第二写入信号的电压值，小于施加在存储器单元的第一选择管的栅极电压，且大于或等于栅极电压和第一选择管的阈值电压的差值；
193.s300：向第一选择管传输第一写入信号，向第二选择管传输第二写入信号。
194.这里，第一写入信号和第二写入信号的电压值，小于施加在第一选择管mn2和第二选择管mn3的栅极的栅极电压v
gs
，大于或等于该栅极电压v
gs
和第一选择管mn2的阈值电压v
thn
的差值v
gs-v
thn
。
195.本实施例中，第一写入信号或第二写入信号的电压值大于或等于v
gs-v
thn
，可保证存储器单元的第一选择管mn2和第二选择管mn3工作在饱和导通状态，以向存储器单元写入数据。同时，第一写入信号或第二写入信号的电压值小于v
gs
，也即小于vdd，可降低存储器在执行写操作时的功耗，减少热量的排放，有利于提高存储器的市场竞争力。
196.在一些实施例中，存储器还包括第一控制单元和第一写入单元，第一控制单元包括第一控制信号输出端和第二控制信号输出端，第一控制信号输出端用于输出第一控制信号，第二控制信号输出端用于输出第二控制信号；第一写入单元包括第一nmos晶体管和第二nmos晶体管；第一nmos晶体管的漏极连接电源电压，栅极连接第一控制信号输出端，源极连接第一输出端；第二nmos晶体管的漏极连接第一nmos晶体管的源极，栅极连接第二控制信号输出端，源极连接地电压；
197.步骤s200包括：
198.基于数据信号和写使能信号，生成第一控制信号和第二控制信号；其中，第一控制信号和第二控制信号其一为高电压，另一为低电压，高电压等于施加至存储器单元的nmos晶体管的栅极电压；
199.基于第一控制信号和第二控制信号，生成第一写入信号。
200.这里，第一控制单元基于数据信号和写使能信号生成第一控制信号和第二控制信号。
201.第一写入单元基于第一控制信号和第二控制信号，生成第一写入信号。
202.在一些实施例中，存储器还包括第二控制单元和第二写入单元，第二控制单元包括第三控制信号输出端和第四控制信号输出端，第三控制信号输出端用于输出第三控制信号，第四控制信号输出端用于输出第四控制信号；第二写入单元包括第三nmos晶体管和第四nmos晶体管；第三nmos晶体管的漏极连接电源电压，栅极连接第三控制信号输出端，源极连接第二输出端；第四nmos晶体管的漏极连接第三nmos晶体管的源极，栅极连接第四控制信号输出端，源极连接地电压；
203.步骤s200包括：
204.基于数据信号和写使能信号，生成第三控制信号和第四控制信号，第三控制信号和第二控制信号的电压相同，第四控制信号和第一控制信号的电压相同；
205.基于第三控制信号和第四控制信号，生成第二写入信号。
206.这里，第二控制单元基于数据信号和写使能信号生成第三控制信号和第四控制信号。
207.第二写入单元基于第三控制信号和第四控制信号，生成第一写入信号。
208.在一些实施例中，第一控制单元包括第一反相器、第二反相器、第一或非门电路和第二或非门电路，第一或非门电路的一个输入端连接第一反相器的输出端，另一个输入端连接第二反相器的输出端，第二或非门电路的一个输入端用于接收数据信号，另一个输入端连接第二反相器的输出端；
209.基于数据信号和写使能信号，生成第一控制信号和第二控制信号的步骤，包括：
210.基于数据信号，生成数据反相信号；
211.基于写使能信号，生成写使能反相信号；
212.基于数据反相信号和写使能反相信号，生成第一控制信号；
213.基于数据信号和写使能反相信号，生成第二控制信号。
214.在一些实施例中，第一控制单元包括第三反相器、第一与门电路和第二与门电路，第一与门电路的一个输入端用于接收数据信号，另一个输入端用于接收写使能信号，第二与门电路的一个输入端连接第三反相器的输出端，另一个输入端用于接收写使能信号；
215.基于所述数据信号和写使能信号，生成第一控制信号和第二控制信号的步骤，包括：
216.基于数据信号，生成数据反相信号；
217.基于数据信号和写使能信号，生成第一控制信号；
218.基于数据反相信号和写使能信号，生成所述第二控制信号。
219.以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

技术特征：

1.一种存储器，其特征在于，包括：存储器单元，包括第一选择管和第二选择管，所述第一选择管的栅极和所述第二选择管的栅极连接；写入电路，包括第一输出端和第二输出端，所述第一输出端连接所述第一选择管的源极或漏极，所述第二输出端连接所述第二选择管的源极或漏极；所述写入电路被配置为：基于数据信号和写使能信号，生成第一写入信号和第二写入信号；经所述第一输出端向所述第一选择管传输所述第一写入信号，经所述第二输出端向所述第二选择管传输所述第二写入信号；其中，在执行写操作的情况下，所述第一写入信号或所述第二写入信号的电压值，小于施加在所述第一选择管的栅极电压，且大于或等于所述栅极电压和所述第一选择管的阈值电压的差值。2.根据权利要求1所述的存储器，其特征在于，所述写入电路包括：第一模块，包括所述第一输出端，所述第一模块被配置为基于所述数据信号和所述写使能信号，生成所述第一写入信号；第二模块，包括所述第二输出端，所述第二模块被配置为基于所述数据信号和所述写使能信号，生成所述第二写入信号。3.根据权利要求2所述的存储器，其特征在于，所述存储器单元的数量为多个，多个所述存储器单元呈阵列排布；所述存储器还包括：位线组，所述位线组包括第一位线和第二位线；其中，所述第一位线与所述阵列中一个列的多个所述存储器单元的所述第一选择管的源极或漏极，以及所述写入电路的所述第一输出端连接；所述第二位线与所述列的多个所述存储器单元的所述第二选择管的源极或漏极，以及所述写入电路的所述第二输出端连接。4.根据权利要求3所述的存储器，其特征在于，所述位线组的数量为多个；所述写入电路包括多个模块组，所述模块组的数量和所述位线组的数量相同，所述模块组包括所述第一模块和所述第二模块，所述第一模块的所述第一输出端与所述第一位线连接，所述第二模块的所述第二输出端与所述第二位线连接。5.根据权利要求2所述的存储器，其特征在于，所述第一模块包括：第一控制单元，包括第一控制信号输出端和第二控制信号输出端，所述第一控制单元被配置为基于所述数据信号和所述写使能信号，从所述第一控制信号输出端输出第一控制信号，从所述第二控制信号输出端输出第二控制信号，所述第一控制信号和所述第二控制信号其一为高电压，另一为低电压；所述高电压等于施加至所述存储器单元的所述第一选择管的栅极电压；第一写入单元，包括第一nmos晶体管和第二nmos晶体管；所述第一nmos晶体管的漏极连接电源电压，栅极连接所述第一控制信号输出端，源极连接所述第一输出端；所述第二nmos晶体管的漏极连接所述第一nmos晶体管的源极，栅极连接所述第二控制信号输出端，源极连接地电压。6.根据权利要求5所述的存储器，其特征在于，所述第二模块包括:第二控制单元，包括第三控制信号输出端和第四控制信号输出端，所述第二控制单元
被配置为基于所述数据信号和所述写使能信号，从所述第三控制信号输出端输出第三控制信号，以及从所述第四控制信号输出端输出第四控制信号，所述第三控制信号和所述第二控制信号的电压相同，所述第四控制信号和所述第一控制信号的电压相同；第二写入单元，包括第三nmos晶体管和第四nmos晶体管；所述第三nmos晶体管的漏极连接电源电压，栅极连接所述第三控制信号输出端，源极连接所述第二输出端；所述第四nmos晶体管的漏极连接所述第三nmos晶体管的源极，栅极连接所述第四控制信号输出端，源极连接地电压。7.根据权利要求6所述的存储器，其特征在于，所述第一控制单元和所述第二控制单元的结构相同。8.根据权利要求5所述的存储器，其特征在于，所述第一控制单元包括:第一反相器，被配置为接收所述数据信号；第二反相器，被配置为接收所述写使能信号；第一或非门电路，一个输入端连接所述第一反相器的输出端，另一个输入端连接所述第二反相器的输出端，所述第一或非门电路被配置为输出所述第一控制信号；第二或非门电路，一个输入端用于接收所述数据信号，另一个输入端连接所述第二反相器的输出端，所述第二或非门电路被配置为输出所述第二控制信号。9.根据权利要求5所述的存储器，其特征在于，所述第一控制单元包括:第三反相器，被配置为接收所述数据信号；第一与门电路，一个输入端用于接收所述数据信号，另一个输入端用于接收所述写使能信号，所述第一与门电路被配置为输出所述第一控制信号；第二与门电路，一个输入端连接所述第三反相器的输出端，另一个输入端用于接收所述写使能信号，所述第二与门电路被配置为输出所述第二控制信号。10.根据权利要求5所述的存储器，其特征在于，所述第一控制单元包括:第四反相器，被配置为接收所述数据信号；第一与非门电路，一个输入端用于接收所述数据信号，另一个输入端用于接收所述写使能信号；第二与非门电路，一个输入端连接所述第四反相器的输出端，另一个输入端用于接收所述写使能信号；第五反相器，输入端连接所述第一与非门电路的输出端，所述第五反相器被配置为输出所述第一控制信号；第六反相器，输入端连接所述第二与非门电路的输出端，所述第六反相器被配置为输出所述第二控制信号。11.一种存储器的编程方法，其特征在于，所述存储器包括存储器单元，所述存储器单元包括第一选择管和第二选择管，所述第一选择管的栅极和所述第二选择管的栅极连接；所述存储器的编程方法包括：接收数据信号和写使能信号；基于所述数据信号和所述写使能信号，生成第一写入信号和第二写入信号；其中，在执行写操作的情况下，所述第一写入信号或所述第二写入信号的电压值，小于施加在所述第一选择管的栅极电压，且大于或等于所述栅极电压和所述第一选择管的阈值电压的差值；
向所述第一选择管传输所述第一写入信号，向所述第二选择管传输所述第二写入信号。12.根据权利要求11所述的存储器的编程方法，其特征在于，所述基于所述数据信号和所述写使能信号，生成第一写入信号和第二写入信号，包括：基于所述数据信号和所述写使能信号，生成第一控制信号和第二控制信号；其中，所述第一控制信号和所述第二控制信号其一为高电压，另一为低电压，所述高电压等于施加至所述存储器单元的nmos晶体管的栅极电压；基于所述第一控制信号和所述第二控制信号，生成所述第一写入信号。13.根据权利要求12所述的存储器的编程方法，其特征在于，所述基于所述数据信号和所述写使能信号，生成第一写入信号和第二写入信号，还包括：基于所述数据信号和所述写使能信号，生成第三控制信号和第四控制信号，所述第三控制信号和所述第二控制信号的电压相同，所述第四控制信号和所述第一控制信号的电压相同；基于所述第三控制信号和所述第四控制信号，生成所述第二写入信号。14.根据权利要求12所述的存储器的编程方法，其特征在于，所述存储器包括第一反相器、第二反相器、第一或非门电路和第二或非门电路，所述第一或非门电路的一个输入端连接所述第一反相器的输出端，另一个输入端连接所述第二反相器的输出端，所述第二或非门电路的一个输入端用于接收所述数据信号，另一个输入端连接所述第二反相器的输出端；所述基于所述数据信号和所述写使能信号，生成第一控制信号和第二控制信号，包括：基于所述数据信号，生成数据反相信号；基于所述写使能信号，生成写使能反相信号；基于所述数据反相信号和所述写使能反相信号，生成所述第一控制信号；基于所述数据信号和所述写使能反相信号，生成所述第二控制信号。15.根据权利要求12所述的存储器的编程方法，其特征在于，所述存储器包括第三反相器、第一与门电路和第二与门电路，所述第一与门电路的一个输入端用于接收所述数据信号，另一个输入端用于接收所述写使能信号，所述第二与门电路的一个输入端连接所述第三反相器的输出端，另一个输入端用于接收所述写使能信号；所述基于所述数据信号和所述写使能信号，生成第一控制信号和第二控制信号，包括：基于所述数据信号，生成数据反相信号；基于所述数据信号和所述写使能信号，生成所述第一控制信号；基于所述数据反相信号和所述写使能信号，生成所述第二控制信号。

技术总结

本公开实施例提供了一种存储器及其编程方法，所述存储器包括存储器单元和写入电路，所述存储器单元包括第一选择管和第二选择管，第一选择管的栅极和第二选择管的栅极连接；写入电路，包括第一输出端和第二输出端，第一输出端连接第一选择管的源极或漏极，第二输出端连接第二选择管的源极或漏极；写入电路被配置为：基于数据信号和写使能信号，生成第一写入信号和第二写入信号；经第一输出端向第一选择管传输第一写入信号，经第二输出端向第二选择管传输第二写入信号；其中，在执行写操作的情况下，第一写入信号或第二写入信号的电压值，小于施加在第一选择管的栅极电压，且大于或等于所述栅极电压和第一选择管的阈值电压的差值。值。值。