数据传输电路和存储器的制作方法

1.本技术实施例涉及存储器技术领域，特别是涉及一种数据传输电路和存储器。

背景技术：

2.半导体存储器是一种利用半导体电路进行存取的存储器，其中，动态随机存取存储器(dynamic random access memory，dram)以其快速的存储速度和高集成度被广泛应用于各个领域。在一些小型化的电子设备中，需要相应设置小尺寸、高集成度的半导体存储器，但是，在用于支持数据读写过程的数据传输电路中走线数量较多，数据传输电路的面积较大，从而大大影响了半导体存储器在小型化电子设备中的应用前景。

技术实现要素：

3.本技术实施例提供了一种数据传输电路和存储器，可以优化数据传输电路中的走线数量，从而缩小数据传输电路的整体面积。
4.一种数据传输电路，包括数据写入模块，所述数据写入模块包括：
5.逻辑运算单元，用于经数据写入节点从数据总线获取待写入数据信号，并响应于外部输入的写使能信号，根据所述待写入数据信号分别输出上拉使能信号和下拉使能信号，所述上拉使能信号和所述下拉使能信号分时使能有效；
6.上拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述上拉使能信号输出全局数据信号；
7.下拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述下拉使能信号输出全局数据信号；
8.其中，所述全局数据信号的电平状态与所述待写入数据信号的电平状态相同，所述全局数据信号用于写入存储单元。
9.在其中一个实施例中，所述逻辑运算单元用于响应于所述写使能信号和预充电使能信号，并生成所述上拉使能信号和所述下拉使能信号，所述逻辑运算单元包括：
10.第一非门，所述第一非门的输入端用于接收所述预充电使能信号；
11.与门，所述与门的一个输入端用于接收所述写使能信号，所述与门的另一个输入端用于接收所述待写入数据信号；
12.第一或非门，所述第一或非门的第一输入端与所述与门的输出端连接，所述第一或非门的第二输入端与所述第一非门的输出端连接，所述第一或非门的输出端与所述上拉单元连接。
13.在其中一个实施例中，所述逻辑运算单元还包括：
14.第一与非门，所述第一与非门的第一输入端用于接收预充电使能信号，所述第一与非门的第二输入端用于接收所述写使能信号；
15.第二或非门，所述第二或非门的第一输入端用于接收所述待写入数据信号，所述第二或非门的第二输入端与所述第一与非门的输出端连接，所述第二或非门的输出端与所
述下拉单元连接。
16.在其中一个实施例中，所述第一或非门的输出端还与所述下拉单元连接。
17.在其中一个实施例中，还包括数据读取模块，所述数据读取模块包括：
18.输入单元，用于响应于外部输入的读使能信号，接收全局数据信号；
19.参考单元，用于响应于所述读使能信号，接收参考数据信号；
20.预充单元，与所述输入单元连接于第一节点，与所述参考单元连接于第二节点，所述预充单元用于响应于预充电使能信号，分别预充电所述第一节点、所述第二节点至预设电平；
21.输出单元，分别所述输入单元、所述参考单元连接，用于根据所述全局数据信号和所述参考数据信号生成读出数据信号，并经数据读取节点传输所述读出数据信号至所述数据总线。
22.在其中一个实施例中，所述数据读取模块还包括：
23.脉宽调节单元，分别与所述输入单元、所述参考单元连接，用于根据预充电使能信号对所述读使能信号进行调节，以生成使能调节信号；
24.其中，所述使能调节信号的脉冲宽度小于所述读使能信号的脉冲宽度，且小于所述预充电使能信号使能无效的宽度，所述输入单元和所述参考单元分别用于响应于所述使能调节信号生成对应的数据信号。
25.在其中一个实施例中，，所述输入单元包括：
26.第一读取晶体管，所述第一读取晶体管的控制端用于接收所述全局数据信号，所述第一读取晶体管的第一端与所述脉宽调节单元连接，所述第一读取晶体管的第二端与所述第一节点连接。
27.在其中一个实施例中，所述输入单元还包括：
28.第二读取晶体管，所述第二读取晶体管的控制端用于接收所述全局数据信号，所述第二读取晶体管的第一端与所述第一读取晶体管的第一端连接，所述第二读取晶体管的第二端与所述第一读取晶体管的第二端连接。
29.在其中一个实施例中，所述输入单元还包括：
30.第一开关，所述第一开关包括两个第一端和一个第二端，所述第一开关的一个第一端用于接收所述全局数据信号，所述第一开关的另一个第一端接地，所述第一开关的第二端与所述第二读取晶体管的控制端连接，所述第一开关用于选择传输所述全局数据信号或接地信号至所述第二读取晶体管的控制端。
31.在其中一个实施例中，所述输入单元还包括：
32.第一控制电路，用于根据所述全局数据信号和第一控制信号生成调节控制信号；
33.第三读取晶体管，所述第三读取晶体管的控制端与所述第一控制电路连接，用于接收所述调节控制信号，所述第三读取晶体管的第一端与所述第一读取晶体管的第一端连接，所述第三读取晶体管的第二端与所述第一读取晶体管的第二端连接。
34.在其中一个实施例中，，所述参考单元包括：
35.第四读取晶体管，所述第四读取晶体管的控制端用于接收所述参考数据信号，所述第四读取晶体管的第一端用于接收所述使能调节信号，所述第四读取晶体管的第二端与所述第二节点连接。
36.在其中一个实施例中，，所述参考单元还包括：
37.第二控制电路，用于根据第二控制信号生成参考控制信号；
38.第五读取晶体管，所述第五读取晶体管的控制端与所述第二控制电路连接，用于接收所述参考控制信号，所述第五读取晶体管的第一端与所述第四读取晶体管的第一端连接，所述第五读取晶体管的第二端与所述第四读取晶体管的第二端连接。
39.在其中一个实施例中，所述第一节点连接的读取晶体管的数量与所述第二节点连接的读取晶体管的数量相同。
40.在其中一个实施例中，所述参考单元包括：
41.第六读取晶体管，所述第六读取晶体管的控制端用于接收所述参考数据信号，所述第六读取晶体管的第一端用于接收所述使能调节信号，所述第六读取晶体管的第二端与所述第四读取晶体管的第一端连接，所述第四读取晶体管经所述第六读取晶体管接收所述使能调节信号；
42.第二开关，所述第二开关的两端分别与所述第六读取晶体管的第一端、所述第六读取晶体管的第二端一一对应连接。
43.在其中一个实施例中，所述参考单元还包括：
44.第二控制电路，用于根据第二控制信号生成参考控制信号；
45.第七读取晶体管，所述第七读取晶体管的控制端与所述第二控制电路连接，所述第七读取晶体管的第一端与所述第六读取晶体管的第一端连接，所述第七读取晶体管的第二端与所述第六读取晶体管的第二端连接。
46.在其中一个实施例中，所述参考单元还包括：
47.并联连接的至少一个匹配组件，各所述匹配组件分别与所述第二节点连接，所述匹配组件用于使所述第二节点处的第二耦合电容与所述第一节点处的第一耦合电容相匹配。
48.在其中一个实施例中，所述匹配组件包括：
49.匹配晶体管，所述匹配晶体管的控制端与所述第二节点连接，所述匹配晶体管的第一端和第二端分别接地。
50.在其中一个实施例中，所述匹配组件包括：
51.匹配电容，所述匹配电容的一端与所述第二节点连接，所述匹配电容的另一端接地。
52.在其中一个实施例中，所述匹配组件还包括；
53.第三开关，所述第三开关的一端与所述第二节点连接，所述第三开关的另一端与所述匹配电容连接。
54.在其中一个实施例中，所述输出单元包括两个信号输出电路，两个所述信号输出电路分别为第一输出电路和第二输出电路，各所述信号输出电路分别包括第一输入端、第二输入端和输出端；
55.所述第一输出电路的第一输入端与所述第一节点连接，所述第二输出电路的第一输入端与所述第二节点连接，所述第一输出电路的输出端与所述第二输出电路的第二输入端连接，所述第一输出电路的第二输入端与所述第二输出电路的输出端连接；其中，
56.所述第一输出电路的输出端与所述第二输出电路的第二输入端相连接的节点用
于输出所述读出数据信号，所述第一输出电路的第二输入端与所述第二输出电路的输出端的连接节点用于输出所述读出数据信号的反相信号。
57.在其中一个实施例中，所述信号输出电路包括：
58.第八读取晶体管，所述第八读取晶体管的控制端作为所述信号输出电路的第一输入端，所述第八读取晶体管的第一端与高电平连接，所述第八读取晶体管的第二端作为所述信号输出电路的输出端；
59.第九读取晶体管，所述第九读取晶体管的控制端与所述第八读取晶体管的控制端连接，所述第九读取晶体管的第一端与所述第八读取晶体管的第二端连接；
60.第十读取晶体管，所述第十读取晶体管的控制端作为所述信号输出电路的第二输入端，所述第十读取晶体管的第一端与所述第八读取晶体管的第二端连接，所述第十读取晶体管的第二端接地；
61.第十一读取晶体管，所述第十一读取晶体管的控制端与所述第十读取晶体管的控制端连接，所述第十一读取晶体管的第一端与高电平连接，所述第十一读取晶体管的第二端与所述第八读取晶体管的第二端连接。
62.在其中一个实施例中，所述输出单元还包括：
63.第一复位晶体管，所述第一复位晶体管的控制端用于接收外部输入的复位信号，所述第一复位晶体管的第一端与高电平连接，所述第一复位晶体管的第二端与所述第八读取晶体管的第二端连接；
64.第二复位晶体管，所述第二复位晶体管的控制端用于接收所述复位信号，所述第二复位晶体管的第一端与所述第十读取晶体管的第二端连接，所述第二复位晶体管的第二端接地。
65.一种存储器，包括：
66.数据总线，设有数据写入节点；
67.多个存储单元；
68.多个如上述的数据传输电路，分别与所述数据写入节点、所述存储单元连接，所述数据传输电路用于经所述数据写入节点从所述数据总线获取待写入数据信号，根据所述待写入数据生成全局数据信号，所述全局数据信号的电平状态与所述待写入数据信号的电平状态相同，并将所述全局数据信号写入对应的所述存储单元。
69.上述数据传输电路和存储器，所述数据传输电路，包括数据写入模块，所述数据写入模块包括：逻辑运算单元，用于经数据写入节点从数据总线获取待写入数据信号，并响应于外部输入的写使能信号，根据所述待写入数据信号分别输出上拉使能信号和下拉使能信号，所述上拉使能信号和所述下拉使能信号分时使能有效；上拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述上拉使能信号输出全局数据信号；下拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述下拉使能信号输出全局数据信号；其中，所述全局数据信号的电平状态与所述待写入数据信号的电平状态相同，所述全局数据信号用于写入存储单元。本技术实施例的数据传输电路，通过逻辑运算单元对待写入数据信号进行处理，并经由上拉单元和下拉单元共同生成一路全局数据信号，只需要一条信号走线即可对全局数据信号进行传输，从而大大减少了数据传输电路中的走线数量，即，提供了一种面积较小的数据传输电路。
附图说明
70.为了更清楚地说明本技术实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
71.图1为一实施例的数据写入模块的结构框图；
72.图2为一实施例的数据写入模块的结构示意图之一；
73.图3为一实施例的数据写入模块的结构示意图之二；
74.图4为一实施例的数据读取模块的结构框图；
75.图5为一实施例的数据读取模块的局部结构示意图之一；
76.图6为图5实施例的脉宽调节单元中的信号时序图；
77.图7为一实施例的第一控制电路的结构示意图；
78.图8为一实施例的第二控制电路的结构示意图；
79.图9为一实施例的输出单元的结构示意图之一；
80.图10为一实施例的输出单元的结构示意图之二；
81.图11为一实施例的数据读取模块的局部结构示意图之二；
82.图12为一实施例的数据读取模块的局部结构示意图之三；
83.图13为一实施例的数据读取模块的局部结构示意图之四。
84.元件标号说明：
85.逻辑运算单元：100；第一非门：110；与门：120；第一或非门：130；第一与非门：140；第二或非门：150；上拉单元：200；下拉单元：300；输入单元：400；第一开关：410；第一控制电路：420；参考单元：500；第二控制电路：510；第二开关：520；匹配组件：530；第三开关：531；预充单元：600；输出单元：700；第一输出电路：710；第二输出电路：720；脉宽调节单元：800。
具体实施方式
86.为了便于理解本技术实施例，下面将参照相关附图对本技术实施例进行更全面的描述。附图中给出了本技术实施例的首选实施例。但是，本技术实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术实施例的公开内容更加透彻全面。
87.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术实施例的技术领域的技术人员通常理解的含义相同。本文中在本技术实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
88.可以理解，本技术所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本技术的范围的情况下，可以将第一节点yionloc称为第二节点yioloc，且类似地，可将第二节点yioloc称为第一节点yionloc。第一节点yionloc和第二节点yioloc两者都是节点，但其不是同一节点。
89.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性
或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本技术的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。在本技术的描述中，“若干”的含义是至少一个，例如一个，两个等，除非另有明确具体的限定。
90.本技术实施例提供一种数据传输电路，应用于半导体存储器，半导体存储器包括多个存储单元，待存储数据从接口输入后，依次经过数据总线、全局数据线、本地数据线和位线传输至存储单元进行存储。相似地，待读取数据从存储单元读取后，依次经过位线、本地数据线、全局数据线和数据总线传输至接口进行输出。本技术实施例的数据传输电路分别与数据总线和全局数据线连接，用于在数据总线和全局数据线之间传输数据信号。本技术实施例的数据传输电路包括数据写入模块，数据写入模块用于将数据总线上的数据传输至全局数据线。具体地，图1为一实施例的数据写入模块的结构框图，参考图1，在本实施例中，包括数据写入模块，所述数据写入模块包括逻辑运算单元100、上拉单元200和下拉单元300。
91.逻辑运算单元100用于经数据写入节点从数据总线获取待写入数据信号data，并响应于外部输入的写使能信号wren，根据所述待写入数据信号data分别输出上拉使能信号和下拉使能信号。具体地，当写使能信号wren使能无效时，逻辑运算单元100输出预设电平状态的上拉使能信号和下拉使能信号，即，逻辑运算单元100输出的信号与数据总线上的信号无关。当写使能信号wren使能有效时，逻辑运算单元100根据待写入数据信号data的电平状态分别生成上拉使能信号和下拉使能信号。其中，逻辑运算单元100可以包括多个逻辑门，但本实施例不具体限定逻辑门的数量和类型。
92.上拉单元200与所述逻辑运算单元100连接，用于根据使能有效的所述上拉使能信号输出全局数据信号yio。下拉单元300与所述逻辑运算单元100连接，用于根据使能有效的所述下拉使能信号输出全局数据信号yio，所述全局数据信号yio用于写入存储单元。其中，上拉单元200可以理解为能够将全局数据信号yio的电平状态上拉至高电平的电路结构，而下拉单元300可以理解为能够将全局数据信号yio的电平状态下拉至低电平的电路结构。在本实施例中，所述上拉使能信号和所述下拉使能信号分时使能有效，从而使全局数据信号yio具有确定的电平状态。确定的电平状态具体是指与所述待写入数据信号data的电平状态相同。
93.其中，使能方式包括高电平使能和低电平使能。示例性地，上拉单元200和下拉单元300可以使能方式相同，上拉使能信号和下拉使能信号的电平状态始终相反，以使上拉使能信号和下拉使能信号分时使能有效。另一示例性地，上拉单元200和下拉单元300也可以使能方式相反，上拉使能信号和下拉使能信号的电平状态始终相同，以使上拉使能信号和下拉使能信号分时使能有效。可以理解的是，本实施例不具体限定上拉单元200和下拉单元300的结构，上拉单元200和下拉单元300可以分别包括一个独立的元件，也可以分别包括相连接的多个元件。需要说明的是，为了简化说明，在本技术各实施例中，均以上拉单元200和下拉单元300中的一个高电平使能有效，另一个低电平使能有效为例进行说明。
94.在本实施例中，通过逻辑运算单元100对待写入数据信号data进行处理，并经由上拉单元200和下拉单元300共同生成一路全局数据信号yio。因此，只需要一条信号走线即可对全局数据信号yio进行传输，从而大大减少了数据传输电路中的走线数量。即，提供了一
种面积较小的数据传输电路。
95.图2为一实施例的数据写入模块的结构示意图之一，参考图2，本实施例的所述逻辑运算单元100用于响应于所述写使能信号wren和预充电使能信号eq，并生成所述上拉使能信号和所述下拉使能信号。为了简化说明，本技术各实施例均以上拉单元200包括一个低电平使能的pmos管，下拉单元300包括一个高电平使能的nmos管为例进行说明。在本实施例中，所述逻辑运算单元100包括第一非门110、与门120和第一或非门130。
96.所述第一非门110的输入端用于接收所述预充电使能信号eq。所述与门120的一个输入端用于接收所述写使能信号wren，所述与门120的另一个输入端用于接收所述待写入数据信号data。所述第一或非门130的第一输入端与所述与门120的输出端连接，所述第一或非门130的第二输入端与所述第一非门110的输出端连接，所述第一或非门130的输出端分别与所述上拉单元200的控制端连接。
97.在数据写入阶段，写使能信号wren为高电平，因此与门120输出的信号跟随输入端输入的待写入数据信号data。所述第一或非门130的一个输入端与所述与门120的输出端连接，所述第一或非门130的另一个输入端用于接收反相的预充电使能信号eqn，所述预充电使能信号eq用于切换所述数据写入模块至预充电阶段或数据写入阶段。进一步地，所述第一或非门130的输出端还可以与所述下拉单元300的控制端连接，从而基于一路信号同时对上拉单元200和下拉单元300进行控制，节省信号走线的数量。在预充电阶段，预充电使能信号eq为低电平，则第一非门110输出的信号为高电平，若第一或非门130的一个输入端为高电平，其输出的信号必定为低电平，从而保持上拉单元200和下拉单元300的控制端接收的第一写入信号不变。在数据写入阶段，预充电使能信号eq和写使能信号wren均为高电平，从而使全局数据信号yio与待写入数据信号data相对应。
98.图3为一实施例的数据写入模块的结构示意图之二，参考图3，在本实施例中，所述逻辑运算单元100还包括第一与非门140和第二或非门150。
99.所述第一与非门140的第一输入端用于接收预充电使能信号eq，所述第一与非门140的第二输入端用于接收所述写使能信号wren。所述第二或非门150的第一输入端用于接收所述待写入数据信号data，所述第二或非门150的第二输入端与所述第一与非门140的输出端连接，所述第二或非门150的输出端与所述下拉单元300的控制端连接。
100.其中，上拉单元200受第一或非门130的控制，控制方法如前一实施例，此处不再进行赘述。在预充电阶段，预充电使能信号eq为低电平，则第一与非门140输出的信号为高电平，若第二或非门150的一个输入端为高电平，其输出的信号必定为低电平，从而保持上拉单元200和下拉单元300的控制端接收的第一写入信号不变。在数据写入阶段，预充电使能信号eq和写使能信号wren均为高电平，从而使全局数据信号yio与待写入数据信号data相对应。在本实施例中，通过两个逻辑门分别一一对应控制上拉单元200和下拉单元300，可以有效提高对上拉单元200和下拉单元300的控制可靠性。
101.在其中一个实施例中，数据传输电路包括数据读取模块，数据读取模块用于将全局数据线上的数据传输至数据总线。具体地，图4为一实施例的数据读取模块的结构框图，参考图4，在本实施例中，所述数据读取模块包括输入单元400、参考单元500、预充单元600和输出单元700。
102.输入单元400用于响应于外部输入的读使能信号rden，接收全局数据信号yio。参
考单元500用于响应于所述读使能信号rden，接收参考数据信号ref。预充单元600与所述输入单元400连接于第一节点yionloc，与所述参考单元500连接于第二节点yioloc，所述预充单元600用于在数据读取前，响应于预充电使能信号eq，分别预充电所述第一节点yionloc、所述第二节点yioloc至预设电平。输出单元700分别所述输入单元400、所述参考单元500连接，用于根据所述全局数据信号yio和所述参考数据信号ref生成读出数据信号data，并经数据读取节点传输所述读出数据信号data至所述数据总线。在本实施例中，首先，在预充电阶段，对第一节点yionloc和第二节点yioloc进行预充电，以使带读取数据能够准确、快速读出。然后，在数据读取阶段，通过参考单元500接收的参考数据信号ref，可以对读出数据的过程和结果进行调整，从而提高数据读取的准确性。其中，根据半导体存储器出厂前的性能测试结果，可以预先设置具体的参考数据信号ref并存储于半导体存储器中。
103.图5为一实施例的数据读取模块的局部结构示意图之一，参考图5，在本实施例中，预充单元600包括晶体管t14至晶体管t22。具体地，晶体管t14的第一端与电源端连接，晶体管t15的第一端与电源端连接，晶体管t16的第一端与晶体管t14的第二端连接，晶体管t16的第二端与晶体管t15的第二端连接，上述三个晶体管的控制端同时接收预充电使能信号eq，从而实现快速预充电。晶体管t17至晶体管t20共同构成一个正反馈电路，从而提高对接收信号的响应速度，实现信号的快速升高或降低，进而改善预充电的速度。具体地，晶体管t17的控制端和晶体管t19的控制端分别与晶体管t16的第二端连接，晶体管t18的控制端和晶体管t20的控制端分别与晶体管t16的第一端连接，晶体管t17的第一端和晶体管t18的第一端分别与电源端连接，晶体管t17的第二端与晶体管t19的第一端连接，晶体管t18的第二端与晶体管t20的第一端连接，晶体管t19的第二端和晶体管t20的第二端分别连接至晶体管t11的第一端。晶体管t21的控制端和晶体管t22的控制端分别接收预充电使能信号eq，晶体管t21的第一端和晶体管t22的第一端分别与电源端连接，晶体管t21的第二端与第一节点yionloc连接，晶体管t22的第二端与第二节点yioloc连接。需要说明的是，图5实施例中的正反馈电路仅用于示例性说明，而不用于限定本技术的保护范围，其他具有相同作用的正反馈电路也属于本技术的保护范围。
104.继续参考图5，在其中一些实施例中，所述数据读取模块还包括脉宽调节单元800。脉宽调节单元800分别与所述输入单元400、所述参考单元500连接，用于根据预充电使能信号eq对所述读使能信号rden进行调节，以生成使能调节信号，所述输入单元400和所述参考单元500分别用于响应于所述使能调节信号生成对应的数据信号。即，输入单元400响应于使能调节信号控制第一节点yionloc的数据信号，参考单元500响应于使能调节信号控制第二节点yioloc的数据信号。其中，图6为图5实施例的脉宽调节单元800中的信号时序图，参考图6，所述使能调节信号的脉冲宽度小于所述读使能信号rden的脉冲宽度，且小于所述预充电使能信号eq使能无效的宽度。在本实施例中，基于较宽的读使能信号rden和反相的预充电使能信号eqn，可以生成脉冲宽度小于500ps的信号，从而实现更加精准的信号生成功能。
105.继续参考图5，在其中一个实施例中，所述输入单元400包括第一读取晶体管t1。所述第一读取晶体管t1的控制端用于接收所述全局数据信号yio，所述第一读取晶体管t1的第一端与所述脉宽调节单元800连接，所述第一读取晶体管t1的第二端与所述第一节点yionloc连接。当全局数据信号yio为高电平时，第一读取晶体管t1导通，第一读取晶体管t1
将使能调节信号传输至第一节点yionloc，其中，可以通过脉宽调节单元800中的开关结构调节使能调节信号的电平状态，进而控制传输至第一节点yionloc的信号。当全局数据信号yio为低电平时，第一读取晶体管t1断开，第一节点yionloc的电平状态保持不变。基于上述结构，输入单元400即可将全局数据信号yio所携带的数据信息传输至第一节点yionloc。
106.进一步地，所述输入单元400还包括第二读取晶体管t2。所述第二读取晶体管t2的控制端用于接收所述全局数据信号yio，所述第二读取晶体管t2的第一端与所述第一读取晶体管t1的第一端连接，所述第二读取晶体管t2的第二端与所述第一读取晶体管t1的第二端连接。再进一步地，所述输入单元400还包括第一开关410。所述第一开关410包括两个第一端和一个第二端，所述第一开关410的一个第一端用于接收所述全局数据信号yio，所述第一开关410的另一个第一端接地，所述第一开关410的第二端与所述第二读取晶体管t2的控制端连接，所述第一开关410用于选择传输所述全局数据信号yio或接地信号至所述第二读取晶体管t2的控制端。其中，若第一开关410选择接地通路，则第二读取晶体管t2始终断开。若第一开关410选择全局数据信号yio，则第二读取晶体管t2根据全局数据信号yio的电平状态导通或断开，即，第二读取晶体管t2与第一读取晶体管t1同步相应，并传输相同的使能调节信号，从而可以有效提高对全局数据信号yio的响应速度。可以理解的是，半导体存储器中包括多个数据读取模块，由于工艺制程的差异，不同的数据读取模块的信号传输速度不完全相同。因此，通过设置第一开关410，即可对读取模块的响应速度进行更加灵活的调节，进而提高半导体存储器的读取性能。
107.在其中一个实施例中，所述输入单元400还包括第一控制电路420和第三读取晶体管t3。第一控制电路420用于根据所述全局数据信号yio和第一控制信号生成调节控制信号。其中，存储器可以包括多个熔丝，以对存储器进行配置，在一些示例中，第一控制信号可以是根据熔丝状态对应生成的信号。在另一些示例中，第一控制信号也可以是由存储器外部输入的信号。所述第三读取晶体管t3的控制端与所述第一控制电路420连接，用于接收所述调节控制信号，所述第三读取晶体管t3的第一端与所述第一读取晶体管t1的第一端连接，所述第三读取晶体管t3的第二端与所述第一读取晶体管t1的第二端连接。具体地，图7为一实施例的第一控制电路420的结构示意图，参考图7，第一控制电路420包括一个上拉晶体管和一个下拉晶体管，上拉晶体管的的第一端与电源端连接，上拉晶体管的第二端与下拉晶体管的第一端连接，下拉晶体管的第二端接地，而且上述两个晶体管的使能方式不同。上述两个晶体管分别接收同一第一控制信号，并在第一控制信号的控制下，输出对应的调节控制信号。如图7所示，若第一控制信号为分时变化的信号，则第一控制电路420也会通过一个输出端分时输出不同的调节控制信号yio_opt1和yio_opt。可以理解的是，第一控制信号的数量与输入单元400中第三读取晶体管t3的数量相对应，且第一控制信号的电平状态也可以根据灵敏度要求进行设置。在本实施例中，采用多个第一控制信号，可以更加灵活地控制输入单元400的灵敏度特性，同时也可以卡控工艺制造缺陷，从而提高半导体存储器的可靠性。
108.继续参考图图5，在其中一个实施例中，所述参考单元500包括第四读取晶体管t4。所述第四读取晶体管t4的控制端用于接收所述参考数据信号ref，所述第四读取晶体管t4的第一端用于接收所述使能调节信号，所述第四读取晶体管t4的第二端与所述第二节点yioloc连接，从而根据参考数据信号ref对第二节点yioloc的电压进行调节。
109.进一步地，所述参考单元500还包括第二控制电路510和第五读取晶体管t5。第二控制电路510用于根据第二控制信号生成参考控制信号。所述第五读取晶体管t5的控制端与所述第二控制电路510连接，用于接收所述参考控制信号，所述第五读取晶体管t5的第一端与所述第四读取晶体管t4的第一端连接，所述第五读取晶体管t5的第二端与所述第四读取晶体管t4的第二端连接。具体地，图8为一实施例的第二控制电路510的结构示意图，参考图8，第二控制电路510包括一个上拉晶体管和一个下拉晶体管，上拉晶体管的的第一端与电源端连接，上拉晶体管的第二端与下拉晶体管的第一端连接，下拉晶体管的第二端接地，而且上述两个晶体管的使能方式不同。上述两个晶体管分别接收同一第二控制信号，并在第二控制信号的控制下，输出对应的调节控制信号。如图8所示，若第二控制信号为分时变化的信号，则第二控制电路510也会通过一个输出端分时输出不同的调节控制信号ref_opt2、ref_opt1和ref_opt。可以理解的是，第二控制信号的数量与输入单元400中第四读取晶体管t4的数量相对应，且第二控制信号的电平状态也可以根据灵敏度要求进行设置。在本实施例中，采用多个第二控制信号，可以更加灵活地控制参考单元500的灵敏度特性，同时也可以卡控工艺制造缺陷，从而提高半导体存储器的可靠性。
110.图9为一实施例的输出单元700的结构示意图之一，参考图9，在本实施例中，所述输出单元700包括两个信号输出电路710。两个所述信号输出电路710分别为第一输出电路710和第二输出电路720，各所述信号输出电路710分别包括第一输入端、第二输入端和输出端。所述第一输出电路710的第一输入端与所述第一节点yionloc连接，所述第二输出电路720的第一输入端与所述第二节点yioloc连接，所述第一输出电路710的输出端与所述第二输出电路720的第二输入端连接，所述第一输出电路710的第二输入端与所述第二输出电路720的输出端连接。其中，所述第一输出电路710的输出端与所述第二输出电路720的第二输入端相连接的节点用于输出所述读出数据信号data，所述第一输出电路710的第二输入端与所述第二输出电路720的输出端的连接节点用于输出所述读出数据信号data的反相信号。
111.具体地，所述信号输出电路710包括第八读取晶体管、第九读取晶体管、第十读取晶体管和第十一读取晶体管。所述第八读取晶体管的控制端作为所述信号输出电路710的第一输入端，所述第八读取晶体管的第一端与高电平连接，所述第八读取晶体管的第二端作为所述信号输出电路710的输出端。所述第九读取晶体管的控制端与所述第八读取晶体管的控制端连接，所述第九读取晶体管的第一端与所述第八读取晶体管的第二端连接。所述第十读取晶体管的控制端作为所述信号输出电路710的第二输入端，所述第十读取晶体管的第一端与所述第八读取晶体管的第二端连接，所述第十读取晶体管的第二端接地。所述第十一读取晶体管的控制端与所述第十读取晶体管的控制端连接，所述第十一读取晶体管的第一端与高电平连接，所述第十一读取晶体管的第二端与所述第八读取晶体管的第二端连接。
112.基于图9实施例，对输出单元700的工作原理进行说明。若第一节点yionloc的电平状态为高电平，则对应的第二节点yioloc的电平状态相反，即，第二节点yioloc的电平状态为低电平。第二节点yioloc的低电平使第二输出电路720中的第八晶体管导通，从而将读出数据信号data的反相信号拉低为低电平，相应地，读出数据信号data为高电平。若第一节点yionloc的电平状态为低电平，则对应的第二节点yioloc的电平状态相反，即，第二节点
yioloc的电平状态为高电平。第一节点yionloc的低电平使第一输出电路710中的第八晶体管导通，从而将读出数据信号data拉高为高电平，相应地，读出数据信号data的反相信号为低电平。
113.图10为一实施例的输出单元700的结构示意图之二，参考图10，在本实施例中，所述输出单元700还包括第一复位晶体管t12和第二复位晶体管t13。所述第一复位晶体管t12的控制端用于接收外部输入的复位信号，所述第一复位晶体管t12的第一端与高电平连接，所述第一复位晶体管t12的第二端与所述第八读取晶体管的第二端连接。所述第二复位晶体管t13的控制端用于接收所述复位信号，所述第二复位晶体管t13的第一端与所述第十读取晶体管的第二端连接，所述第二复位晶体管t13的第二端接地。通过设置复位晶体管，可以在数据读出前对读出数据信号data线进行复位，从而提高数据读出的可靠性。具体地，当复位信号为低电平时，第一复位晶体管t12导通，从而将读出数据信号data线上的电压拉高至高电平。
114.在其中一个实施例中，所述第一节点yionloc连接的读取晶体管的数量与所述第二节点yioloc连接的读取晶体管的数量相同。示例性地，可以基于图5实施例的数据读取模块，在输入单元400中再设置一个第三读取晶体管t3，从而使第一节点yionloc连接四个读取晶体管，且第二节点yioloc也连接四个读取晶体管。通过上述设置方式，可以使第一节点yionloc和第二节点yioloc上的负载电容相等，从而使两个节点在初始状态下的电荷情况相同，进而提高输入单元400和参考单元500之间的平衡性，以实现对全局数据信号yio进行更加准确的读取。
115.图11为一实施例的数据读取模块的局部结构示意图之二，参考图11，在本实施例中，输入单元400、预充单元600和脉宽调节单元800与图5实施例相同，且本实施例的第一控制电路420和输出单元700也可以对应参考图7至图10，此处不再进行赘述。本实施例的所述参考单元500还包括第六读取晶体管t6和第二开关520。所述第六读取晶体管t6的控制端用于接收所述参考数据信号ref，所述第六读取晶体管t6的第一端用于接收所述使能调节信号，所述第六读取晶体管t6的第二端与所述第四读取晶体管t4的第一端连接，所述第四读取晶体管t4经所述第六读取晶体管t6接收所述使能调节信号。所述第二开关520的两端分别与所述第六读取晶体管t6的第一端、所述第六读取晶体管t6的第二端一一对应连接。
116.具体地，当第二开关520闭合时，第六读取晶体管t6被短路，第四读取晶体管t4的第二端可以理解为直接连接至脉宽调节单元800，可以将脉宽调节单元800输出的使能调节信号快速地传输至第四读取晶体管t4。当第二开关520导通时，第六读取晶体管t6需要响应于参考数据信号ref导通或断开，若参考数据信号ref控制第四读取晶体管t4和第六读取晶体管t6导通，使能调节信号也需要经过第六读取晶体管t6才能传输至第四读取晶体管t4，从而改变使能调节信号的传输速度。可以理解的是，半导体存储器中包括多个数据读取模块，由于工艺制程的差异，不同的数据读取模块的信号传输速度不完全相同。因此，通过设置第二开关520，即可对读取模块的响应速度进行更加灵活的调节，进而提高半导体存储器的读取性能。
117.继续参考图11，在其中一个实施例中，所述参考单元500还包括第二控制电路510和第七读取晶体管t7。第二控制电路510用于根据第二控制信号生成参考控制信号，可以理解的是，本实施例的第二控制电路510可以参考图8实施例，此处不再进行赘述。所述第七读
取晶体管t7的控制端与所述第二控制电路510连接，所述第七读取晶体管t7的第一端与所述第六读取晶体管t6的第一端连接，所述第七读取晶体管t7的第二端与所述第六读取晶体管t6的第二端连接。在本实施例中，采用第二控制信号，可以更加灵活地控制参考单元500的灵敏度特性，同时也可以卡控工艺制造缺陷，从而提高半导体存储器的可靠性。
118.图12为一实施例的数据读取模块的局部结构示意图之三，参考图12，在本实施例中，所述参考单元500还包括并联连接的至少一个匹配组件530。各所述匹配组件530分别与所述第二节点yioloc连接，所述匹配组件530用于使所述第二节点yioloc处的第二耦合电容与所述第一节点yionloc处的第一耦合电容相匹配。在本实施例中，通过设置匹配组件530，可以增大第二节点yioloc侧的负载，从而使第一节点yionloc和第二节点yioloc上的负载电容相等，即，使两个节点在初始状态下的电荷情况相同，进而提高输入单元400和参考单元500之间的平衡性，以实现对全局数据信号yio进行更加准确的读取。进一步地，继续参考图12，所述匹配组件530包括匹配晶体管。所述匹配晶体管的控制端与所述第二节点yioloc连接，所述匹配晶体管的第一端和第二端分别接地。
119.图13为一实施例的数据读取模块的局部结构示意图之四，参考图13，在本实施例中，所述匹配组件530包括匹配电容。所述匹配电容的一端与所述第二节点yioloc连接，所述匹配电容的另一端接地。进一步地，继续参考图13，所述匹配组件530还包括第三开关531。所述第三开关531的一端与所述第二节点yioloc连接，所述第三开关531的另一端与所述匹配电容连接。在本实施例中，通过设置匹配电容，可以增大第二节点yioloc侧的电容，从而使两个节点在初始状态下的电荷情况相同，进而提高输入单元400和参考单元500之间的平衡性，以实现对全局数据信号yio进行更加准确的读取。
120.本技术实施例还提供了一种存储器，包括数据总线、多个存储单元和多个如上述的数据传输电路。数据总线上设有数据写入节点，数据传输电路分别与所述数据写入节点、所述存储单元连接，所述数据传输电路中的数据写入模块用于经所述数据写入节点从所述数据总线获取待写入数据信号data，根据所述待写入数据生成全局数据信号yio，所述全局数据信号yio的电平状态与所述待写入数据信号data的电平状态相同，并将所述全局数据信号yio写入对应的所述存储单元。基于前述实施例中的数据传输电路，本技术提供了一种走线数量较少、体积较小的存储器。进一步地，数据总线上还设有数据读取节点，所述数据传输电路中的数据读取模块用于将全局数据信号yio经数据读取节点传输至数据总线。
121.以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
122.以上所述实施例仅表达了本技术实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术实施例构思的前提下，还可以做出若干变形和改进，这些都属于本技术实施例的保护范围。因此，本技术实施例专利的保护范围应以所附权利要求为准。

技术特征：

1.一种数据传输电路，其特征在于，包括数据写入模块，所述数据写入模块包括：逻辑运算单元，用于经数据写入节点从数据总线获取待写入数据信号，并响应于外部输入的写使能信号，根据所述待写入数据信号分别输出上拉使能信号和下拉使能信号，所述上拉使能信号和所述下拉使能信号分时使能有效；上拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述上拉使能信号输出全局数据信号；下拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述下拉使能信号输出全局数据信号；其中，所述全局数据信号的电平状态与所述待写入数据信号的电平状态相同，所述全局数据信号用于写入存储单元。2.根据权利要求1所述的数据传输电路，其特征在于，所述逻辑运算单元用于响应于所述写使能信号和预充电使能信号，并生成所述上拉使能信号和所述下拉使能信号，所述逻辑运算单元包括：第一非门，所述第一非门的输入端用于接收所述预充电使能信号；与门，所述与门的一个输入端用于接收所述写使能信号，所述与门的另一个输入端用于接收所述待写入数据信号；第一或非门，所述第一或非门的第一输入端与所述与门的输出端连接，所述第一或非门的第二输入端与所述第一非门的输出端连接，所述第一或非门的输出端与所述上拉单元连接。3.根据权利要求2所述的数据传输电路，其特征在于，所述逻辑运算单元还包括：第一与非门，所述第一与非门的第一输入端用于接收预充电使能信号，所述第一与非门的第二输入端用于接收所述写使能信号；第二或非门，所述第二或非门的第一输入端用于接收所述待写入数据信号，所述第二或非门的第二输入端与所述第一与非门的输出端连接，所述第二或非门的输出端与所述下拉单元连接。4.根据权利要求2所述的数据传输电路，其特征在于，所述第一或非门的输出端还与所述下拉单元连接。5.根据权利要求1所述的数据传输电路，其特征在于，还包括数据读取模块，所述数据读取模块包括：输入单元，用于响应于外部输入的读使能信号，接收全局数据信号；参考单元，用于响应于所述读使能信号，接收参考数据信号；预充单元，与所述输入单元连接于第一节点，与所述参考单元连接于第二节点，所述预充单元用于响应于预充电使能信号，分别预充电所述第一节点、所述第二节点至预设电平；输出单元，分别所述输入单元、所述参考单元连接，用于根据所述全局数据信号和所述参考数据信号生成读出数据信号，并经数据读取节点传输所述读出数据信号至所述数据总线。6.根据权利要求5所述的数据传输电路，其特征在于，所述数据读取模块还包括：脉宽调节单元，分别与所述输入单元、所述参考单元连接，用于根据预充电使能信号对所述读使能信号进行调节，以生成使能调节信号；
其中，所述使能调节信号的脉冲宽度小于所述读使能信号的脉冲宽度，且小于所述预充电使能信号使能无效的宽度，所述输入单元和所述参考单元分别用于响应于所述使能调节信号生成对应的数据信号。7.根据权利要求6所述的数据传输电路，其特征在于，所述输入单元包括：第一读取晶体管，所述第一读取晶体管的控制端用于接收所述全局数据信号，所述第一读取晶体管的第一端与所述脉宽调节单元连接，所述第一读取晶体管的第二端与所述第一节点连接。8.根据权利要求7所述的数据传输电路，其特征在于，所述输入单元还包括：第二读取晶体管，所述第二读取晶体管的控制端用于接收所述全局数据信号，所述第二读取晶体管的第一端与所述第一读取晶体管的第一端连接，所述第二读取晶体管的第二端与所述第一读取晶体管的第二端连接。9.根据权利要求8所述的数据传输电路，其特征在于，所述输入单元还包括：第一开关，所述第一开关包括两个第一端和一个第二端，所述第一开关的一个第一端用于接收所述全局数据信号，所述第一开关的另一个第一端接地，所述第一开关的第二端与所述第二读取晶体管的控制端连接，所述第一开关用于选择传输所述全局数据信号或接地信号至所述第二读取晶体管的控制端。10.根据权利要求7所述的数据传输电路，其特征在于，所述输入单元还包括：第一控制电路，用于根据第一控制信号生成调节控制信号；第三读取晶体管，所述第三读取晶体管的控制端与所述第一控制电路连接，用于接收所述调节控制信号，所述第三读取晶体管的第一端与所述第一读取晶体管的第一端连接，所述第三读取晶体管的第二端与所述第一读取晶体管的第二端连接。11.根据权利要求6所述的数据传输电路，其特征在于，所述参考单元包括：第四读取晶体管，所述第四读取晶体管的控制端用于接收所述参考数据信号，所述第四读取晶体管的第一端用于接收所述使能调节信号，所述第四读取晶体管的第二端与所述第二节点连接。12.根据权利要求11所述的数据传输电路，其特征在于，所述参考单元还包括：第二控制电路，用于根据第二控制信号生成参考控制信号；第五读取晶体管，所述第五读取晶体管的控制端与所述第二控制电路连接，用于接收所述参考控制信号，所述第五读取晶体管的第一端与所述第四读取晶体管的第一端连接，所述第五读取晶体管的第二端与所述第四读取晶体管的第二端连接。13.根据权利要求12所述的数据传输电路，其特征在于，所述第一节点连接的读取晶体管的数量与所述第二节点连接的读取晶体管的数量相同。14.根据权利要求11所述的数据传输电路，其特征在于，所述参考单元包括：第六读取晶体管，所述第六读取晶体管的控制端用于接收所述参考数据信号，所述第六读取晶体管的第一端用于接收所述使能调节信号，所述第六读取晶体管的第二端与所述第四读取晶体管的第一端连接，所述第四读取晶体管经所述第六读取晶体管接收所述使能调节信号；第二开关，所述第二开关的两端分别与所述第六读取晶体管的第一端、所述第六读取晶体管的第二端一一对应连接。
15.根据权利要求14所述的数据传输电路，其特征在于，所述参考单元还包括：第二控制电路，用于根据第二控制信号生成参考控制信号；第七读取晶体管，所述第七读取晶体管的控制端与所述第二控制电路连接，所述第七读取晶体管的第一端与所述第六读取晶体管的第一端连接，所述第七读取晶体管的第二端与所述第六读取晶体管的第二端连接。16.根据权利要求15所述的数据传输电路，其特征在于，所述参考单元还包括：并联连接的至少一个匹配组件，各所述匹配组件分别与所述第二节点连接，所述匹配组件用于使所述第二节点处的第二耦合电容与所述第一节点处的第一耦合电容相匹配。17.根据权利要求16所述的数据传输电路，其特征在于，所述匹配组件包括：匹配晶体管，所述匹配晶体管的控制端与所述第二节点连接，所述匹配晶体管的第一端和第二端分别接地。18.根据权利要求16所述的数据传输电路，其特征在于，所述匹配组件包括：匹配电容，所述匹配电容的一端与所述第二节点连接，所述匹配电容的另一端接地。19.根据权利要求18所述的数据传输电路，其特征在于，所述匹配组件还包括；第三开关，所述第三开关的一端与所述第二节点连接，所述第三开关的另一端与所述匹配电容连接。20.根据权利要求5所述的数据传输电路，其特征在于，所述输出单元包括两个信号输出电路，两个所述信号输出电路分别为第一输出电路和第二输出电路，各所述信号输出电路分别包括第一输入端、第二输入端和输出端；所述第一输出电路的第一输入端与所述第一节点连接，所述第二输出电路的第一输入端与所述第二节点连接，所述第一输出电路的输出端与所述第二输出电路的第二输入端连接，所述第一输出电路的第二输入端与所述第二输出电路的输出端连接；其中，所述第一输出电路的输出端与所述第二输出电路的第二输入端相连接的节点用于输出所述读出数据信号，所述第一输出电路的第二输入端与所述第二输出电路的输出端的连接节点用于输出所述读出数据信号的反相信号。21.根据权利要求20所述的数据传输电路，其特征在于，所述信号输出电路包括：第八读取晶体管，所述第八读取晶体管的控制端作为所述信号输出电路的第一输入端，所述第八读取晶体管的第一端与高电平连接，所述第八读取晶体管的第二端作为所述信号输出电路的输出端；第九读取晶体管，所述第九读取晶体管的控制端与所述第八读取晶体管的控制端连接，所述第九读取晶体管的第一端与所述第八读取晶体管的第二端连接；第十读取晶体管，所述第十读取晶体管的控制端作为所述信号输出电路的第二输入端，所述第十读取晶体管的第一端与所述第八读取晶体管的第二端连接，所述第十读取晶体管的第二端接地；第十一读取晶体管，所述第十一读取晶体管的控制端与所述第十读取晶体管的控制端连接，所述第十一读取晶体管的第一端与高电平连接，所述第十一读取晶体管的第二端与所述第八读取晶体管的第二端连接。22.根据权利要求21所述的数据传输电路，其特征在于，所述输出单元还包括：第一复位晶体管，所述第一复位晶体管的控制端用于接收复位信号，所述第一复位晶
体管的第一端与高电平连接，所述第一复位晶体管的第二端与所述第八读取晶体管的第二端连接；第二复位晶体管，所述第二复位晶体管的控制端用于接收所述复位信号，所述第二复位晶体管的第一端与所述第十读取晶体管的第二端连接，所述第二复位晶体管的第二端接地。23.一种存储器，其特征在于，包括：数据总线，设有数据写入节点；多个存储单元；多个如权利要求1至22任一项所述的数据传输电路，分别与所述数据写入节点、所述存储单元连接，所述数据传输电路用于经所述数据写入节点从所述数据总线获取待写入数据信号，根据所述待写入数据生成全局数据信号，所述全局数据信号的电平状态与所述待写入数据信号的电平状态相同，并将所述全局数据信号写入对应的所述存储单元。

技术总结

本申请实施例涉及一种数据传输电路和存储器，所述数据传输电路，包括数据写入模块，所述数据写入模块包括：逻辑运算单元，用于经数据写入节点从数据总线获取待写入数据信号，并响应于外部输入的写使能信号，根据所述待写入数据信号分别输出上拉使能信号和下拉使能信号，所述上拉使能信号和所述下拉使能信号分时使能有效；上拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述上拉使能信号输出全局数据信号；下拉单元，与所述逻辑运算单元连接，用于根据使能有效的所述下拉使能信号输出全局数据信号；其中，所述全局数据信号的电平状态与所述待写入数据信号的电平状态相同，所述全局数据信号用于写入存储单元。述全局数据信号用于写入存储单元。述全局数据信号用于写入存储单元。