www�ele169�com | 9
0 引言
按不同的方式组合加法器模块，我们能实现诸如快速加法器之类的许多功能，而增加运算速度并减少基础加法器电路的 复杂程度在实际设计集成电路时非常重要。虽然基于MOS 工艺的加法器等电路广泛应用于现代电子行业，但随着器件小型化及提升运行速度的需求越来越旺盛， MOS 工艺的局限性逐渐凸显了出来，例如其最小仅能达到几百微米级，且具有量子效应和对微小电流不敏感等特性。另外，继续在已经
开发到极限MOS 器件上继续拓展新应用的经济效益很低[1]。相比之下，单电子晶体管（Single-electron Transistor,
SET）则拥有极低功耗、更小的纳米级工艺制程、以及实现更多的逻辑功能等巨大潜力，这是由于其在缩小空间的同时还拥有其独有的库伦阻塞效应。然而目前纯粹的SET 器件因灵敏度极高而很容易受干扰，并且必须在较低温度下才能
展现良好的电流特性，甚至不能在一般室温条件下正常运转。因此，当前最好的解决方法是将SET 和MOS 工艺结合起来制成一种全新的SETMOS 混合电路，如此便可最大限度地降低SET 器件固有的缺陷。
本文首先将通过基础SETMOS 混合逻辑电路构建一个加法器，然后在此基础上发展出一种全新的超前进位加法器(carry look-ahead adder, CLA) ，以此来替代传统的由全加 智能抄表
器组成的加法器，并提高了电路的可靠性及运算速度。
1 SETMOS 基础逻辑门电路
■1.1 单电子晶体管
SET 晶体管结构包含2个隧道结和数个电容。通常意
义上， SET 是由源极、漏极、1个夹在2处隧道结之间的“岛”、以及控制岛内电子数量的门电容所组成的。SET 结构在纳米级的电路下具有良好表现，因为它可以基于库伦阻塞定律精准地将微小的电子一个接一个地传导，如此便可精细控制电流并降低功耗。
与MOS 管一样，SET 管也存在源极、漏极和栅极，不
同的是后者的源极、漏极为隧道结，而栅极则是集成在SET 管中的电容。通常SET 可以包含单个或多个电容，即拥有单个或多个栅极[2]。
图1展示了一个双栅SET 管的电路结构，本文主要采用双栅SET 来组合电路。 ■1.2 纯SET 结构门电路的局限硝酸铂
然而，SET 管对背景电荷等许多类型的干扰都极为敏感；
更有甚者，SET 管只有在温度极低的情况下才能运行良好，在常温下工作时则会功能紊乱，这是由于SET 器件工作时所产生的库伦震荡现象会随着温度升高而幅度逐渐减小甚至几近消失。相关研究表明SET 管的理想运行温度十分接
近绝对零度[3]，至少得保持在比较接近绝对零度的条件下方可维持功能。图2展示了软件仿真的一种纯SET 非门分别在0K（-273.15℃）和100K（-173.15℃）时的特性曲线[4]，
从中可以看到SET 电路在远远低于0℃时就已经出现了严
重的失真现象，且电压幅度范围也大为缩水。上述问题极大基于混合SETMOS 结构的超前进位加法器
曲航，刘德州，周海力，侯兴华
（中国船舶工业系统工程研究院，北京，100094）
摘要：通过混合SETMOS电路设计来代替环境适应性不高的纯单电子晶体管电路，并在此基础上构建了一种新的混合超前进位加法器。首先利用SETMOS生成几种基础逻辑门，进而基于超前进位加法器的原理组合这些门，通过软件仿真验证最终生成的纳电级加法器电路的效果并将其与微电级的MOS电路进行比较。测试结果证明新的混合SETMOS结构超前进位加法器在正常室温环境下成功实现加法器功能的同时，能够缩小尺寸、功耗与运算时间，从而使得纳米电子逻辑电路初步具备应用于生产实践中的条件。关键词：环境适应性；单电子晶体管；超前进位加法器；逻辑门；正常室温 图2 纯SET 非门电路在不同温度下的特性曲线
图1 双栅SET 管
10 | 电子制作 2019年09月
www�ele169�com | 11
SETMOS 门电路同常规门电路一样，可以加以组合连接从而形成能执行更复杂功能的集成电路。但需要注意，在一条电路线路中不要同时串联过多的SETMOS 门，因为SETMOS 电路的输出有时会有几毫伏甚至十几毫伏的衰减，
在不添加任何放大电路的前提下，串联SETMOS 电路中的衰减经过叠加后会变得很可观，导致传输线路后方的门电路从前方电路得到的输入信号越来越微弱，对阈值的设定的精度要求将变得十分苛刻。此外，由于SET 本身容易受干扰
的特性并未因与MOS 融合而完全消除，各种形式的干扰也更容易使后方门电路得到的输入波动从而干扰阈值判断。由于本文讨论的CLA 电路结构具有明显的并行特征，因此通过SETMOS 门电路来构建CLA 可以在很大程度上规避传统加法器在进行多位运算时需要串联许多全加器的问题，电路的可靠性将有所保障。2 SETMOS 超前进位加法器
■2.1 CLA 原理
加法运算经常需要进位，而可以实现单独1位加法并
自动喷香机计算进位的全加器是最基础的加法器之一，同时也是组成其他大多数逻辑运算电路的基本逻辑单元之一。1个单位全加器可由2个与门、2个或非门以及1个或门组合构建。 若
想实现多位相加功能，只需组合数个最基本的单位全加器，也就是把前一位全加器的进位输出与后一位全加器的进位输入串联，如此便生成了脉冲进位加法器。
脉冲进位加法器结构简单却有很多局限，因为如果想要运算得到最终结果，加法器的每一位都需要先从上一位获悉进位结果才能进行本位求和，进而再将本位进位传递给下一位，这种一次只能处理一位数据的运算方式将大幅降低电子器件的运行速度[10]。除此之外，如果直接使用SETMOS 混合设计来实现全加器进而实现脉冲进位加法器，其可靠性更加难以得到保证，因为SETMOS 混合后的电路对外界干扰
仍然有一定的敏感性，一旦构成脉冲进位加法器的某一位全加器因受到干扰而产生错误的进位，将会影响到全部后续其他位的运算结果。
为了提高SETMOS 多位加法器的运算速度和电路可靠性，组建具有平行运算结构的超前进位加法器更加合理。本文所展示的例子是SETMOS 结构下的3位超前进位加法器。
在数学上，加法器第i 位的运算结果S i 可由下面公式求得：
i i i i S X Y C =⊕⊕
(1)
式中X i 和Y i 分别表示第i 位的加数和被加数，C i 则表
示来自前一位的进位。而第i 位向第i+1位所提供的进位C i+1则如下所示：
i 1i i i i i C X Y C (X Y )+=+⊕ (2)
为了切断进位链，如果设定2个中间变量G i 和P i 如下： i i i G X Y = (3)
i i i P X Y =⊕
(4)可得到：
i i i S P C =⊕
(5) i 1i i i C G P C +=+
(6)展开公式(6)后，各位的C i 可由下列公式表示： 1000C G P C =+
(7) 2111101001C G P C G G P C P P =+=++带芯人孔
(8)
32232120120012C G P C G G P G P P C P P P =+=+++ (9)
通过公式(3)、(4)、(5)、(7)、(8)、(9)可以设计出3位CLA 的原理图，具体如图7所示。
从原理图中不难看出，每一位的进位输入C i 是同时独
立生成的，不同位的C i 的与其他位的进位输出C i+1没有直接关系，因此可以同时生成全部各位的求和。 ■2.2 基于混合电路的CLA
将先前设计的各SETMOS 逻辑单元带入图7所示的原理图
中，最终我们可以得到采用SETMOS 器件构建的3位CLA。
图7 3位CLA 原理图
为了验证基于混合SETMOS 结构CLA 的正确性，需对
其进行功能性能测试。这里我们通过CADENCE 进行软件仿真，并分别按照表1中的数值赋予加法器的输入X、Y、C 1，它们的大小可以在0V 及100mV（或低于100mV 但高
于80mV 的某个值）两个电压值之间选取。其中X、Y 均为矩形脉冲数组，形成多种不同的3位二进制加数组合对，而C 1则表示X、Y 相加时来自第0位的进位，每一个C 1对应一组X、Y。所有的测试均模拟在室温（27℃）条件下进行。
3 测试结果及分析
■3.1 功能测试结果
软件仿真的结果如图8所示，从图中可以看到
12 | 电子制作 2019年09月
SETMOS 加法器的脉冲波形基本良好。将测试结果转换成二进制数值的形式后，得到的运算结果如表1所示。其中C i 表示进行第i 位加法运算时来自之前一位的进位值，S 表示X、Y、C 1相加后得到的最终3位加法运算结果，C i+1表
示第i 位运算后应当向下一位、即第i+1位输送的进位值。以序列1的输入组合为例，加数X 和Y 分别为3位二
进制数1 0 1和1 1 0，他们在相加时也要同步与来自第0位的初始进位C 1相加，此刻C 1等于1。经过SETMOS 架构的CLA 运算后得到的3位二进制输出结果S 为0 1 1，而每
一位运算所产生的的对下一位的进位C i+1为1 1 1。
总结一下可以简单描述为：X、Y、C 1相加后得到了结果为0 1 1的3位二进制数值，并继续向3位CLA 以外的第4位产生了高电平进位C 4。
这一结果完全符合加法运算规律，同理其他序列的运算组合经由SETMOS 架构的CLA 得到的结果也完全正确。输出波形上，只要将阈值设置在高低电平
中间位置即可妥善将二进制的0、1区分出来。因此从功能性能的角度来看，SETMOS 混合器件可以在常温下实现超
前进位加法计算。
图8 3位SETMOS 结构CLA 的输入输出脉冲仿真结果表1 SETMOS CLA测试输入及结果(27 ℃)
参数序列1序列2序列3序列4
X 1 0 10 1 0 1 0 10 1 0Y 1 1 00 1 10 0 1 1 0 0C 11010S 1 0 0 1 0 1 1 1 1 1 1 0C i+1
1 1 1
0 1 0
0 0 1
0 0 0
■3.2 性能提升
（1）电路复杂度：相较于MOSFET， SET 管内已经集
成了电容结构，因此在设计SETMOS 混合电路CLA 时不需要额外添加电容，更加便于设计连线。
（2）尺寸：作为纳米电子器件的SET 拉低了混合电路
的整体尺寸，同时由于不需要额外添加电容进一步节省了空间。（3）功耗：3位SETMOS 结构的CLA 中间及输出电压功耗及发热情况均不高，一般只有几纳瓦甚至更低。
镂空雕花
（4）运算速度：与同等复杂程度的MOS 加法器相比，
SETMOS 加法器运行速度更快，这是由于每个混合逻辑电路门均比纯MOS 门节省了十几甚至几十纳秒的间隔时间，
而基于超前进位加法器的原理，最终总共可以节省4log 4N 倍的间隔时间，其中N 表示加法器位数。通常3位CLA 在SETMOS 结构下可以比通常的MOS 加法器快0.6~3.5微秒。
4 结语
本文所介绍的基于混合SETMOS 晶体管结构的超前进
位加法器拥有比常规MOS 加法器更快的运行速度和更小的
尺寸，并且通过结合SET 与MOS 两种类型的器件一定程度上弥补了SET 固有的缺陷，使其初步具备实际应用的条件。接下来的研究方向与改进空间主要在于能否实现SET 器件在更加恶劣环境、尤其是高温条件下的正常工作。一旦在温度问题上形成突破，SET 器件将有很大潜力成为下一代集成
控制电路的核心部分，实现电子制造设计领域的重大飞跃。
参考文献
＊ [1]Tau Y, Chen W, Frank D, et al. CMOS Scaling into the Nanom eter Regime[J].Proceeding of the IEEE, 1997,85:486–504.
＊ [2]Bharkhada P and Chen C. On the Behaviors of Multi-Island Structure for SingleElectron Threshold Logic Circuits.Proc. of
the 2007 7th IEEE International Conference on Nanotechnolo gy, 2007:66-69.
＊ [3]肖林荣，张楠楠，孔伟名等.通用逻辑门电路的SET 实现及应用[J].纳米科技,2014(4):20-23.
＊ [4]Wasshuber C, Kosina H, Selberherr S. SIMON–A Simulator for Single-Electron Tunnel Devices and Circuits[J].IEEE Trans. on Computer-Aided Design of Integrated Circuits and Systems, 1997, 16(9):937-944.
＊ [5]Chen C. Reliability-Driven Gate Replication for Nanometer-Scale Digital Logic[J].IEEE Transactions on Nanotechnology, 2007,6:303-308.
＊ [6]Ou X and Wu N. Analog-digital and digital-analog convert ers using single-electron and MOS transistors. IEEE Trans. on
Nanotechnology, 2005,4(6)p:722-729.
＊ [7]Ismail M and Rassoul A. A New Simple Model for the single-Electron Transistor (SET)[J].IEEE, The 2006 International Confe
醋酸乙酯生产rence on MEMS, NANO and Smart Systems, 2006:7-10.
＊ [8]Uchida K, Matsuzawa K, Koga J, et al. Analytical single-electron transistor (SET) model for design and analysis of reali stic SET circuits[J].Jpn J Appl Phys, 2000, 39(4B): 2321-2324.
＊ [9]Mahapatra S, Ionescu A M, Banerjee K, et al. Modeling and analysis of power dissipation in single electron logic[C].Techni cal Digest of IEDM, 2002:323-326.
＊ [10]Richard B, Kung H.T.. A regular layout for parallel adders [J].IEEE Transactions on Computers , 1982,31(3):260-264.
豫公网安备41160202000603
站长QQ:729038198
关于我们
投诉建议