自制冷半导体电阻器及其制作方法与流程

1.本发明一般涉及半导体技术领域，特别涉及一种自制冷半导体电阻器及其制作方法。

背景技术：

2.芯片被称为现代工业的“粮食”，是信息技术产业重要的基础性部件，手机、计算机汽车、工业控制、物联网、大数据、人工智能等这些领域的发展都离不开芯片。芯片在使用中除了按设计的功能工作外，还会无法避免的产生热量，使热量高效率的耗散出去以维持芯片内部器件工作在安全温度是保证产品安全和可靠性的重要课题。随着芯片规模的增加、速度的提高，该课题越来越有挑战性，需要引入创新的思路和方法。
3.帕尔帖效应指当电流流过不同导体组成的回路时，在不同导体的接头处分别产生吸热、放热现象。现有设计为基于金属的帕尔贴效应的设计，其一方面制冷降温效果较弱，另一方面与现有半导体cmos工艺不兼容，并且还需要额外的降温模式，给应用带来不便。因此，需要提供一种自制冷帕尔贴电阻器，以实现更好的工艺兼容性和降温效果。

技术实现要素：

4.本发明的目的在于提供一种自制冷半导体电阻器及其制作方法，提供与现有cmos工艺兼容的帕尔贴器件，可以应用在各类芯片，有助于芯片整体性能提高。
5.本技术公开了一种自制冷半导体电阻器，包括：
6.位于半导体衬底中的若干个n型阱区和若干个p型阱区，所述若干个n型阱区和若干个p型阱区在行方向和列方向上依次交替排布，每个所述n型阱区中形成n型深掺杂区，每个所述p型阱区中形成p型深掺杂区；
7.位于每个所述n型阱区上的第一多晶硅栅极，所述第一多晶硅栅极为n型深掺杂且与所述半导体衬底之间不具有栅绝缘层；
8.位于每个所述p型阱区上的第二多晶硅栅极，所述第二多晶硅栅极为p型深掺杂且与所述半导体衬底之间不具有栅绝缘层；以及
9.金属互连层，所述金属互连层将所述多个第一多晶硅栅极和所述多个第二多晶硅栅极连接为s形结构。
10.在一个优选例中，还包括：包围所述若干个n型阱区和若干个p型阱区的浅沟槽隔离区。
11.在一个优选例中，还包括：形成于所述第一多晶硅栅极和所述第二多晶硅栅极周围的侧墙。
12.在一个优选例中，还包括：形成于所述第一多晶硅栅极和所述第二多晶硅栅极上的硅化物。
13.在一个优选例中，所述自制冷半导体电阻器工作时，电流依次流经所述第一多晶硅栅极、所述n型深掺杂区、所述p型深掺杂区、所述第二多晶硅栅极并依次循环，热流从所
述n型深掺杂区流向所述第一多晶硅栅极，并且，从所述p型深掺杂区流向所述第二多晶硅栅极。
14.本技术还公开了一种自制冷半导体电阻器的制作方法，包括：
15.在半导体衬底中形成若干个n型阱区和若干个p型阱区，所述若干个n型阱区和若干个p型阱区在行方向和列方向上依次交替排布；
16.形成位于每个所述n型阱区和每个所述p型阱区上的多晶硅栅极，所述多晶硅栅极与所述半导体衬底之间不具有栅绝缘层；
17.在每个所述n型阱区上形成n型深掺杂区且每个所述n型阱区上的多晶硅栅极掺杂为n型深掺杂的第一多晶硅栅极；
18.在每个所述p型阱区上形成p型深掺杂区且每个所述p型阱区上的多晶硅栅极掺杂为p型深掺杂的第二多晶硅栅极；以及
19.形成金属互连层，所述金属互连层将所述多个第一多晶硅栅极和所述多个第二多晶硅栅极连接为s形结构。
20.在一个优选例中，形成位于每个所述n型阱区和每个所述p型阱区上的多晶硅栅极的步骤之前，还包括：
21.在所述半导体衬底上形成栅绝缘层；
22.去除部分所述半导体衬底上的栅绝缘层；以及
23.沉积多晶硅，该部分半导体衬底上的多晶硅形成多晶硅栅极。
24.在一个优选例中，在半导体衬底中形成若干个n型阱区和若干个p型阱区的步骤之前，还包括：形成浅沟槽隔离区，所述浅沟槽隔离区包围所述若干个n型阱区和若干个p型阱区。
25.在一个优选例中，形成金属互连层的步骤之前还包括：在所述第一多晶硅栅极和所述第二多晶硅栅极周围形成侧墙。
26.在一个优选例中，形成金属互连层的步骤之前还包括：在所述第一多晶硅栅极和所述第二多晶硅栅极上形成硅化物。
27.本技术实施方式中，热流方向是从电阻器内部向表面的方向流动，从而实现散热制冷。因为半导体材料的n+/p+的赛贝克(seebeck)系数比较大，比金属材料大约30倍以上，因此只需要1/30的电流就可以达到基于金属的帕尔贴器件同样的效果。
28.相对于现有的cmos工艺，本技术只需要增加一次光刻与蚀刻工艺，去除多晶硅栅极与半导体衬底之间的栅绝缘层，而在多晶硅图形化工艺以及p型和n型离子注入工艺中，只需要修改版图中图形的设计，不需要增加额外的光刻工艺。本技术实施方式完全兼容现有cmos工艺，没有引入特殊的材料与工艺，具有充分的可行性。
附图说明
29.图1示出了本技术一实施例中自制冷半导体电阻器的俯视图。
30.图2示出了本技术一实施例中图1中自制冷半导体电阻器沿aa’方向的截面图。
31.图3示出了本技术一实施例中图1中自制冷半导体电阻器沿bb’方向的截面图。
32.图4示出了本技术一实施例中自制冷半导体电阻器的制作方法的流程图。
33.图5(a)示出了本技术一实施例中自制冷半导体电阻器的n/p型阱区和n+/p+深掺
杂区的俯视图。
34.图5(b)示出了本技术一实施例中自制冷半导体电阻器制作方法中在半导体衬底形成栅绝缘层的示意图。
35.图5(c)示出了本技术一实施例中自制冷半导体电阻器制作方法中在半导体衬底形成多晶硅的示意图。
36.图5(d)示出了本技术一实施例中自制冷半导体电阻器制作方法中在半导体衬底形成多晶硅栅极的示意图。
37.图5(e)示出了本技术一实施例中自制冷半导体电阻器制作方法中进行n型离子注入的示意图。
38.图5(f)示出了本技术一实施例中自制冷半导体电阻器制作方法中进行p型离子注入的示意图。
具体实施方式
39.在以下的叙述中，为了使读者更好地理解本技术而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本技术所要求保护的技术方案。
40.以下依本发明的不同特征举出数个不同的实施例。本发明中特定的元件及安排是为了简化，但本发明并不以这些实施例为限。举例而言，于第二元件上形成第一元件的描述可包括第一元件与第二元件直接接触的实施例，亦包括具有额外的元件形成在第一元件与第二元件之间、使得第一元件与第二元件并未直接接触的实施例。此外，为简明起见，本发明在不同例子中以重复的元件符号及/或字母表示，但不代表所述各实施例及/或结构间具有特定的关系。必需了解的是，当某层在其它层或基板“上”时，有可能是指直接在其它层或基板上，或指其它层或基板之间夹设其它层。
41.本技术公开了一种自制冷半导体电阻器，图1示出了一个实施例中自制冷半导体电阻器100的俯视图，图2示出了图1的自制冷半导体电阻器100沿aa’方向的截面图，图3示出了图1的自制冷半导体电阻器100沿bb’方向的截面图。结合图1至图3所示，该电阻器包括：位于半导体衬底101中的若干个n型阱区(nwell)107和若干个p型阱区(pwell)108、位于每个所述n型阱区107上的第一多晶硅栅极102、位于每个所述p型阱区108上的第二多晶硅栅极103、通孔104及金属互连层105。参考图5(a)所示，所述若干个n型阱区107和若干个p型阱区108在行方向和列方向上依次交替排布，每个所述n型阱区107中形成n型深掺杂区109，每个所述p型阱区108中形成p型深掺杂区110。
42.在一个实施例中，所述第一多晶硅栅极102为n型深掺杂且与所述半导体衬底101之间不具有栅绝缘层。所述第二多晶硅栅极103为p型深掺杂且与所述半导体衬底101之间不具有栅绝缘层。所述金属互连层105将所述多个第一多晶硅栅极102和所述多个第二多晶硅栅极103连接为s形结构。
43.在一个实施例中，继续参考图2所示，电阻器100还包括：位于n型深掺杂区109和p型深掺杂区110之间的浅沟槽隔离区106。
44.在一个实施例中，继续参考图2和图3所示，电阻器100还包括：形成于所述第一多晶硅栅极102和所述第二多晶硅栅极103周围的侧墙111。
45.在一个实施例中，继续参考图2和图3所示，电阻器100还包括：形成于所述第一多晶硅栅极102和所述第二多晶硅栅极103上的硅化物112。
46.在一个实施例中，继续参考图3所示，电阻器100还包括：包围所述若干个n型阱区102和若干个p型阱区103的浅沟槽隔离区114。
47.参考图3所示，本实施例中的所述自制冷半导体电阻器工作时，通孔104接电源电压，电流依次流经所述第一多晶硅栅极102、所述n型深掺杂区109、所述p型深掺杂区110、所述第二多晶硅栅极103，并且流至下一个第一多晶硅栅极102，并依次循环。第一多晶硅栅极102和所述n型深掺杂区109均为n型掺杂，载流子为电子e-，载流子e-的流向为从所述n型深掺杂区109流向所述第一多晶硅栅极102。接着，电流从n型深掺杂区109流向p型深掺杂区110，并从p型深掺杂区110流向第二多晶硅栅极103。p型深掺杂区110和第二多晶硅栅极103均为p型掺杂，载流子为空穴h
+
，载流子h
+
的流向为从第二多晶硅栅极103流向第二多晶硅栅极103。在电阻器100内部，热流的方向为载流子的流向，因此，热流的方向为从所述n型深掺杂区109流向所述第一多晶硅栅极102，并且，从所述p型深掺杂区110流向所述第二多晶硅栅极103，也就是从电阻器内部向表面的方向流动，从而实现散热制冷。
48.在实际应用中，本技术所能达到的降温效果取决于电阻中流过的工作电流大小，该电流从微安到数百毫安都有可能，相比于普通电阻器，本技术在没有增加额外功耗的情况下降低了电阻器和芯片的工作温度，提高了芯片的可靠性并增加了芯片安全工作的区间。
49.本技术的另一实施方式还公开了一种自制冷半导体电阻器的制作方法，图4示出了自制冷半导体电阻器的制作方法的流程图，结合图5(a)至图5(f)对本实施例中的制作方法进行详细描述，该方法包括如下步骤：
50.步骤401，参考图5(a)所示，提供半导体衬底101，在半导体衬底101中形成若干个n型阱区107和若干个p型阱区109，所述若干个n型阱区107和若干个p型阱区109在行方向和列方向上依次交替排布。
51.步骤402，形成位于每个所述n型阱区和每个所述p型阱区上的多晶硅栅极，所述多晶硅栅极与所述半导体衬底之间不具有栅绝缘层。具体地，参考图5(b)所示，在所述半导体衬底101上形成栅绝缘层510，在该栅绝缘层510上形成图案化的光阻(图中未示出)，蚀刻该栅绝缘层510，去除部分所述半导体衬底101上的栅绝缘层510。参考图5(c)所示，在该部分半导体衬底101上沉积多晶硅530。参考图5(d)所示，蚀刻多晶硅530，形成多晶硅栅极540。应当理解，本实施例中未被蚀刻的栅绝缘层510上沉积的多晶硅用于形成晶体管的栅极(图中未示出)，被蚀刻的栅绝缘层510上沉积的多晶硅用于形成电阻器100的多晶硅栅极540。
52.步骤403，参考图5(e)所示，在该部分半导体衬底101上沉积图案化的光阻550，其覆盖p型阱区108并暴露n型阱区107，进行n型离子注入，在每个所述n型阱区107上形成n型深掺杂区109。同时，每个所述n型阱区107上的多晶硅栅极掺杂为n型深掺杂的第一多晶硅栅极102。之后，去除图案化的光阻550。
53.步骤404，参考图5(f)所示，在该部分半导体衬底101上沉积图案化的光阻560，其覆盖n型阱区108并暴露p型阱区107，进行p型离子注入，在每个所述p型阱区108中形成p型深掺杂区110。同时，每个所述p型阱区108上的多晶硅栅极掺杂为p型深掺杂的第二多晶硅栅极103。之后，去除图案化的光阻560。经过步骤404，形成图5(a)所示的结构。
54.步骤405，参考图2和图3所示，在第一多晶硅栅极102和第二多晶硅栅极103上形成通孔104，接着，形成金属互连层105，所述金属互连层105将所述多个第一多晶硅栅极102和所述多个第二多晶硅栅极103连接为s形结构，其结构参考图1所示。
55.在一个实施例中，在半导体衬底中形成若干个n型阱区107和若干个p型阱区109的步骤之前，还包括：形成浅沟槽隔离区114，所述浅沟槽隔离区114包围所述若干个n型阱区和若干个p型阱区，其结构参考图3所示。
56.在一个实施例中，形成金属互连层105的步骤之前还包括：在所述第一多晶硅栅极102和所述第二多晶硅栅极103周围形成侧墙111，其结构参考图3所示。
57.在一个实施例中，形成金属互连层105的步骤之前还包括：在所述第一多晶硅栅极102和所述第二多晶硅栅极103上形成硅化物112，其结构参考图3所示。
58.第一实施方式是与本实施方式相对应的产品实施方式，第一实施方式中的技术细节可以应用于本实施方式，本实施方式中的技术细节也可以应用于第一实施方式。
59.需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
60.在本说明书提及的所有文献都被认为是整体性地包括在本技术的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
61.在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。

技术特征：

1.一种自制冷半导体电阻器，其特征在于，包括：位于半导体衬底中的若干个n型阱区和若干个p型阱区，所述若干个n型阱区和若干个p型阱区在行方向和列方向上依次交替排布，每个所述n型阱区中形成n型深掺杂区，每个所述p型阱区中形成p型深掺杂区；位于每个所述n型阱区上的第一多晶硅栅极，所述第一多晶硅栅极为n型深掺杂且与所述半导体衬底之间不具有栅绝缘层；位于每个所述p型阱区上的第二多晶硅栅极，所述第二多晶硅栅极为p型深掺杂且与所述半导体衬底之间不具有栅绝缘层；以及金属互连层，所述金属互连层将所述多个第一多晶硅栅极和所述多个第二多晶硅栅极连接为s形结构。2.根据权利要求1所述的自制冷半导体电阻器，其特征在于，还包括：包围所述若干个n型阱区和若干个p型阱区的浅沟槽隔离区。3.根据权利要求1所述的自制冷半导体电阻器，其特征在于，还包括：形成于所述第一多晶硅栅极和所述第二多晶硅栅极周围的侧墙。4.根据权利要求1所述的自制冷半导体电阻器，其特征在于，还包括：形成于所述第一多晶硅栅极和所述第二多晶硅栅极上的硅化物。5.根据权利要求1所述的自制冷半导体电阻器，其特征在于，所述自制冷半导体电阻器工作时，电流依次流经所述第一多晶硅栅极、所述n型深掺杂区、所述p型深掺杂区、所述第二多晶硅栅极并依次循环，热流从所述n型深掺杂区流向所述第一多晶硅栅极，并且，从所述p型深掺杂区流向所述第二多晶硅栅极。6.一种自制冷半导体电阻器的制作方法，其特征在于，包括：在半导体衬底中形成若干个n型阱区和若干个p型阱区，所述若干个n型阱区和若干个p型阱区在行方向和列方向上依次交替排布；形成位于每个所述n型阱区和每个所述p型阱区上的多晶硅栅极，所述多晶硅栅极与所述半导体衬底之间不具有栅绝缘层；在每个所述n型阱区上形成n型深掺杂区且每个所述n型阱区上的多晶硅栅极掺杂为n型深掺杂的第一多晶硅栅极；在每个所述p型阱区上形成p型深掺杂区且每个所述p型阱区上的多晶硅栅极掺杂为p型深掺杂的第二多晶硅栅极；以及形成金属互连层，所述金属互连层将所述多个第一多晶硅栅极和所述多个第二多晶硅栅极连接为s形结构。7.根据权利要求6所述的自制冷半导体电阻器的制作方法，其特征在于，形成位于每个所述n型阱区和每个所述p型阱区上的多晶硅栅极的步骤之前，还包括：在所述半导体衬底上形成栅绝缘层；去除部分所述半导体衬底上的栅绝缘层；以及沉积多晶硅，该部分半导体衬底上的多晶硅形成多晶硅栅极。8.根据权利要求6所述的自制冷半导体电阻器的制作方法，其特征在于，在半导体衬底中形成若干个n型阱区和若干个p型阱区的步骤之前，还包括：形成浅沟槽隔离区，所述浅沟槽隔离区包围所述若干个n型阱区和若干个p型阱区。
9.根据权利要求6所述的自制冷半导体电阻器的制作方法，其特征在于，形成金属互连层的步骤之前还包括：在所述第一多晶硅栅极和所述第二多晶硅栅极周围形成侧墙。10.根据权利要求6所述的自制冷半导体电阻器的制作方法，其特征在于，形成金属互连层的步骤之前还包括：在所述第一多晶硅栅极和所述第二多晶硅栅极上形成硅化物。

技术总结

本申请涉及半导体技术领域，公开了一种自制冷半导体电阻器及其制作方法，该电阻器包括：位于半导体衬底中的若干个N型阱区和若干个P型阱区，位于每个N型阱区上的第一多晶硅栅极，位于每个P型阱区上的第二多晶硅栅极，及金属互连层。若干个N型阱区和若干个P型阱区在行方向和列方向上依次交替排布，每个N型阱区中形成N型深掺杂区，每个P型阱区中形成P型深掺杂区。第一多晶硅栅极为N型深掺杂且与半导体衬底之间不具有栅绝缘层。第二多晶硅栅极为P型深掺杂且与半导体衬底之间不具有栅绝缘层。金属互连层将多个第一多晶硅栅极和多个第二多晶硅栅极连接为S形结构。本申请中，热流方向是从电阻器内部向表面的方向流动，从而实现散热制冷。热制冷。热制冷。