存储器电路架构、芯片、电子设备的制作方法

1.本发明涉及数字电路技术领域，具体地涉及一种存储器电路架构、芯片、电子设备。

背景技术：

2.目前，随着人工智能和大数据的发展，对于计算能力的需求日益旺盛。为了满足行业在实时业务、应用智能、安全与隐私保护等方面的基本需求，诞生了就近提供最近端服务的边缘计算，而数量规模庞大的边缘设备又对低功耗技术提出了更严格的需求。
3.在传统的冯诺依曼架构中，存储器、处理器和运算器分别是完全独立的单元，处理器根据指令从存储器中读取数据，送至运算器中进行运算，最终读出数据并存回到存储器。因此，一方面处理器的工作频率受到所需传输数据的限制，另一方面数据传输产生的能耗在数据处理的整体功耗中占据的比例越来越大。传统冯诺依曼架构在内存容量指数级提升以后，运算器和存储器之间的数据传输带宽成为了瓶颈。在计算中冯诺依曼瓶颈成为了日趋亟待解决的问题。因此，业界提出了存算一体化(compute in memory)的结构，旨在解决冯诺依曼瓶颈。
4.存算一体化通过在存储器中集成计算模块或者逻辑单元，实现简单的数据运算，从而消除了数据从存储器到运算器再回到存储器的数据传输，可以有效提升cpu的运算速度。
5.现有技术中提出了一种6t sram架构，旨在实现sram(static random-access memory，静态随机存取存储器)的逻辑运算。区别于传统的6t标准单元，该6t sram架构将6t标准单元中两个传输门的栅极相连的一根字线分成两根字线，通过同时开启不同的字线，读出多个存储单元的数据来实现逻辑运算。该方案中基于列方向进行写操作，写操作分为两个周期：第一个周期将选中的字线的存储单元写“1”，第二个周期将选中的字线的存储单元写“0”。此外，字线的电压处于1/2vdd(vdd为电源电压)，字线要满足低于单元干扰电压同时要高于单元保持电压的要求，对于写操作的电压要求较高，同时写周期相较于传统的sram写周期也较长。

技术实现要素：

6.本发明实施例提供一种存储器电路架构、芯片、电子设备，实现存储单元的逻辑运算能力的同时，避免对sram存储单元的正常读写能力产生影响，实现运算能力和正常读写能力的兼容。
7.为此，本发明实施例提供如下技术方案：
8.一方面，本发明实施例提供一种存储器电路架构，所述电路架构包括：控制电路模块、字线驱动电路模块、存储单元模块、运算电路模块；
9.所述存储单元模块包括多个存储单元，所述多个存储单元包括数据存储单元和权重存储单元；
10.所述运算电路模块，用于读取所述数据存储单元及权重存储单元中的数据，并对读出的数据进行逻辑运算；
11.所述字线驱动电路模块，用于为所述存储单元的字线提供驱动信号；
12.所述控制电路模块，用于为所述存储器电路架构中其它模块提供时序控制信号及地址信号。
13.可选地，所述存储单元包括：标准6t sram单元、第一读端口单元、第二读端口单元；
14.所述标准6t sram单元具有第一存储节点和第二存储节点；
15.所述第一读端口单元，用于读取所述第一存储节点；
16.所述第二读端口单元，用于读取所述第二存储节点。
17.可选地，所述第一读端口单元包括：第一nmos管和第二nmos管，第一nmos管的源极接低电平，第一nmos管的栅极与所述第二存储节点连接，第一nmos管的漏极与第二nmos管的源极连接，并且连接点作为第一读取节点，第二nmos管的栅极输入第二读信号rwlr、第二nmos管的漏极与第二读位线rblr相连；所述第二读端口单元包括：第三nmos管和第四nmos管，第三nmos管的源极接低电平，第三nmos管的栅极与所述第一存储节点连接，第三nmos管的漏极与第四nmos管的源极连接，并且连接点作为第二读取节点，第四nmos管的栅极输入第一读信号rwll、第四nmos管的漏极与第一读位线rbll相连。
18.可选地，所述运算电路模块，具体用于实现“与”逻辑运算、和/或“或非”逻辑运算。
19.可选地，所述运算电路模块包括：两输入与非门和一级反向器，所述两输入与非门的一端与所述第一读位线rbll相连，另一端与所述第二读位线rblr相连。
20.可选地，所述字线驱动电路模块包括偶数组字线驱动电路；每组字线驱动电路包括一个写字线驱动电路和两个读字线驱动电路；所述两个读字线驱动电路分别对应两组相同位宽的读地址，所述写字线驱动电路对应两组读地址共同组成的一组写地址。
21.可选地，所述控制电路模块包括：时序电路和地址信号处理电路；
22.所述时序电路，用于输入外部时钟信号，向所述字线驱动电路模块输出字线时钟信号，向所述运算电路模块输出运算时钟信号；
23.所述地址信号处理电路，用于生成同时选中一个权重存储单元的第一读权重信号和第二读权重信号，以及同时选中一个数据存储单元的第一读数据信号和第二读数据信号。
24.可选地，在运算模式下，同时开启所述第一读权重信号和所述第一读数据信号、或者同时开启所述第二读权重信号和所述第二读数据信号。
25.另一方面，本发明实施例还提供一种芯片，包括前面所述的存储器电路架构。
26.另一方面，本发明实施例还提供一种电子设备，包括前面所述的存储器电路架构。
27.本发明实施例提供的存储器电路架构、芯片、以及电子设备，在标准6t sram架构基础上，增加读取标准6t sram存储节点的功能单元，并将存储单元分出一部分作为权重存储单元，通过运算电路模块对存储阵列中读位线(rbll或rblr)进行读出与逻辑运算，并最终输出。通过控制电路模块为存储器电路架构中其它模块提供时序控制信号及地址信号，既可实现对sram存储单元的正常读写，又能实现对数据存储单元及权重存储单元中的数据的逻辑运算，从而简单、方便地实现运算能力和正常读写能力的兼容。
附图说明
28.图1是现有的标准6t sram单元的结构示意图；
29.图2是本发明实施例存储器电路架构的原理框图；
30.图3是本发明实施例中存储单元模块的一个存储单元的结构示意图；
31.图4是本发明实施例中运算电路模块的一种结构示意图；
32.图5是本发明实施例存储器电路架构中两行存储单元的结构示意图；
33.图6是图5所示存储单元中的数据实现“或非”逻辑运算的原理示意图；
34.图7是图5所示存储单元中的数据实现“与”逻辑运算的原理示意图。
具体实施方式
35.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
36.针对现有技术中提供sram逻辑运算的标准6t sram架构在应用中存在的对写操作的电压要求较高及写周期较长的问题，本发明实施例提供一种存储器电路架构，在标准6t sram架构基础上，增加读取标准6t sram存储节点的功能单元，并将存储单元分出一部分作为权重存储单元，通过运算电路模块对存储阵列中读位线(rbll或rblr)进行读出与逻辑运算，并最终输出。通过控制电路模块为存储器电路架构中其它模块提供时序控制信号及地址信号，既可实现对sram存储单元的正常读写，又能实现对数据存储单元及权重存储单元中的数据的逻辑运算，从而简单、方便地实现运算能力和正常读写能力的兼容。
37.下面首先简要介绍现有的标准6t sram单元的内部结构和sram的读写操作过程。
38.如图1所示，现有的标准6t sram单元的结构示意图。所述6t sram，其中t是指晶体管，即sram的基本存储单元是由6个晶体管构成的。
39.标准6t sram单元由m1、m2、p1、p2、m3、m4六个晶体管共同组成标准6t sram单元，其中，m1，m2，m3和m4为nmos晶体管，高电平导通；p1和p2为pmos管，低电平导通。bl(bit line)为位线，用于读写数据。wl(word line)为字线，用于控制读写操作。
40.其中，m1、m2、p1、p2为存储单元，其中的m1-p1和m2-p2是一个对称结构，是两个反相门的循环连接，由两个反相门循环相连的存储单元存在两种稳定状态，0和1。m3-m4用于门控访问。
41.sram中每一bit的数据存储在由m1，p1，m2和p2组成两个交叉连接的反相器中(即图中的q端和端)。m3和m4两个nmos晶体管是控制开关，用于控制数据从存储单元到位线之间的传递。
42.sram的基本存储单元有3种状态：standby(空闲)、reading(读)和writing(写)。
43.在空闲状态，拉低字线wl，即字线wl为低电平，则m3和m4两个晶体管处于截止状态，将基本存储单元与位线隔离。由m1-p1和m2-p2组成的两个反相器继续保持其状态。
44.在进行读操作时，拉高字线wl，从位线bl中读出位即可。具体地，假设该基本存储单元中存储的数据为1，即q＝1，在读周期开始之前，通过预充电电路，将两根位线的电平充电到逻辑“1”，随后将字线wl置为高电平，使得m3和m4两个晶体管导通。因为假设q＝1，故q端的高电平使得晶体管m1导通，位线之前预充的高电平通过m3和m1连接到地，使
其值为逻辑“0”；在位线bl一侧，因晶体管p2和m4导通，通过vdd将位线拉到高电平逻辑“1”。若基本存储单元存储的数据为0，其原理一样。
45.在进行写操作时，拉高字线wl，拉高或者拉低位线bl，由于位线bl的驱动能力比存储单元强，会强制覆盖原来的状态。
46.在进行写操作之前，将要写入的状态加载到位线。如需要写入数据0，则设置bl＝0，/bl＝1。随后将字线wl置为高电平，m3和m4晶体管导通，位线的状态被写入基本存储单元中。
47.如图2所示，是本发明实施例存储器电路架构的原理框图。
48.该存储器电路架构200包括以下各模块：控制电路模块201、字线驱动电路模块202、存储单元模块203、运算电路模块204。其中：
49.所述存储单元模块203包括多个存储单元，所述多个存储单元包括数据存储单元和权重存储单元；
50.所述运算电路模块204用于读取所述数据存储单元及权重存储单元中的数据，并对读出的数据进行逻辑运算；
51.所述字线驱动电路模块202，用于为所述存储单元的字线提供驱动信号；
52.所述控制电路模块201，用于为所述存储器电路架构200中其它模块提供时序控制信号及地址信号。所述控制电路模块201具体可以包括：时序电路和地址信号处理电路。其中：
53.所述时序电路，用于输入外部时钟信号，向所述字线驱动电路模块输出字线时钟信号，向所述运算电路模块输出运算时钟信号；
54.所述地址信号处理电路，用于生成同时选中一个权重存储单元的第一读权重信号(rwll0a)和第二读权重信号(rwlr0a)，以及同时选中一个数据存储单元的第一读数据信号(rwll0b)和第二读数据信号(rwlr0b)。
55.为了方便地实现运算能力和正常读写能力的兼容，在一种实施例中，所述字线驱动电路模块202可以包括偶数组字线驱动电路；每组字线驱动电路包括一个写字线驱动电路和两个读字线驱动电路；所述两个读字线驱动电路分别对应两组相同位宽的读地址，所述写字线驱动电路对应两组读地址共同组成的一组写地址。
56.在本发明实施例中，所述存储单元模块包括一个标准6t sram单元、第一读端口单元、以及第二读端口单元。其中，所述标准6t sram单元具有第一存储节点和第二存储节点；所述第一读端口单元用于读取所述第一存储节点node0；所述第二读端口单元用于读取所述第二存储节点node1。
57.如图3所示，是本发明实施例中存储单元模块的一个存储单元的结构示意图。
58.其中，所述标准6t sram单元的结构与图1所示相同，该标准6t sram单元包括第一存储节点node0和第二存储节点node1。
59.该实施例中，所述第一读端口单元用于读取第一存储节点node0，所述第一读端口单元包括：第一nmos管nm1和第二nmos管nm2，第一nmos管nm1的源极接低电平vss，第一nmos管nm1的栅极与第二存储节点node1连接，第一nmos管nm1的漏极与第二nmos管nm2的源极连接，并且连接点作为第一读取节点r_node0，第二nmos管nm2的栅极输入第二读信号rwlr、第二nmos管nm2的漏极与第二读位线rblr相连；
60.该实施例中，所述第二读端口单元用于读取第二存储节点node1，所述第二读端口单元包括：第三nmos管nm3和第四nmos管nm4，第三nmos管nm3的源极接低电平vss，第三nmos管nm3的栅极与第一存储节点node0连接，第三nmos管nm3的漏极与第四nmos管nm4的源极连接，并且连接点作为第二读取节点r_node1，第四nmos管nm4的栅极输入第一读信号rwll、第四nmos管nm4的漏极与第一读位线rbll相连。
61.图3中的标准6t sram单元、第一nmos管nm1和第二nmos管nm2、以及第三nmos管nm3和第四nmos管nm4组成10t sram单元。
62.为了便于描述，首先对图3中标识的位线和字线分别说明如下，其中：
63.wwl为字线、rwll为第二读字线、rwlr为第一读字线，wwl、rwll和rwlr由所述字线驱动电路模块控制。
64.bl和blb互为状态相反的位线，rblr为第一读位线，rbll为第二读位线。bl、blb、rblr和rbll由所述地址信号处理电路控制。
65.其中，bl、blb由外部常规sram输入输出电路进行控制，进行常规sram的写操作和读操作(写操作时对bl预充电，读操作时对blb预充电)；rbll、rblr同样通过外部常规sram输入输出电路进行预充电和放电操作，其时序由控制电路模块产生，在运算模式中，在读字线rwll、rwlr打开之前进行放电操作，在读字线rwll、rwlr关闭之后进行预充电操作。因此在运算模式中，rbll、rblr初始为高电位放电状态，然后读出存储节点node1的值，进行电位保持或者反转，从而读出数据，最终通过运算电路进行输出。
66.下面结合图3详细说明该10t sram单元的工作原理。
67.该10t sram单元处于保持状态时，wwl、rwll、rwll处于低电平。bl、blb、rbll、rblr处于高电平，存储单元保持存储0或1。
68.该10t sram单元处于正常写状态时，可开启wwl，即将wwl置为高电平，bl和blb分别处于高电平和低电平状态，从而对存储单元按行进行写操作。
69.该10t sram单元处于正常读状态时，可开启rwll，即将rwll置为高电平，rbll处于放电状态，若第二存储节点node1处于高电平，则rbll将保持在高电平，从而可通过单端灵敏放大器读出存储数据。
70.该10t sram单元处于正常读状态时，可开启rwlr，即将rwlr置为高电平，rblr处于放电状态，若第二存储节点node1处于高电平，则rblr将保持在低电平，从而可通过单端灵敏放大器读出存储数据。
71.该10t sram单元处于正常读状态时，可同时开启rwll和rwlr，rbll和rblr处于放电状态，若node1处于高电平，则rbll将保持在高电平，rblr将保持在低电平，从而可通过差分灵敏放大器读出存储数据。
72.可见，本发明提供的10t sram单元，可以实现正常的读写功能，而且，读取功能可以有多种方式实现。
73.图2所示的本发明存储器电路架构中，所述运算电路模块204主要实现“与”逻辑运算、和/或“或非”逻辑运算。如图4所示，在一种非限制性实施例中，所述运算电路模块204可以由一个两输入与非门241和一级反向器242组成。其中，与非门241的一个输入端连接第二读位线rbll，另一个输入端连接第一读位线rblr，反向器241输出运算结果do。
74.下面以两行存储单元为例，详细说明本发明实施例中实现逻辑运算的原理。
75.如图5所示，是本发明实施例存储器电路架构中两行存储单元的结构示意图。
76.图5示出了两行四列的存储阵列，其中，第一行存储单元为权重存储单元；第二行存储单元为数据存储单元。
77.以两个1bit的数据进行逻辑运算为例，，
78.第一行的存储单元分别接wwl0、rwl0_l、rwl0_r；第二行的存储单元分别接wwl1、rwl1_l、rwl1_r。其中，wwl0由第一组字线驱动电路中的写字线驱动电路控制，rwl0_l、rwl0_r由第一组字线驱动电路中的两个读字线驱动电路控制；wwl1由第二组字线驱动电路中的写字线驱动电路控制，rwl1_l、rwl1_r由第二组字线驱动电路中的两个读字线驱动电路控制。
79.第一列的存储单元分别接rbll0、rblr0；第二列的存储单元分别接rbll1、rblr1；第三列的存储单元分别接rbll2、rblr2；第四列的存储单元分别接rbll3、rblr3。
80.其中第一行的存储单元的第二存储节点node1存储的数据从左到右依次为0，0，1，1；第二行的存储单元的第二存储节点node1存储的数据从左到右依次为0，1，0，1。
81.以列来看，从左到右执行的逻辑运算的两个单元存储的值分别是0、0；0、1；1、0；1、1。
82.在逻辑运算状态下，wwl0、wwl1处于低电平，所有的读位线均为放电状态，处于高电平。
83.图6是图5所示存储单元中的数据实现“或非”逻辑运算的原理示意图。
84.初始状态rwl均为低电平，即rwl0_l、rwl1_l处于低电平时，所有的10t存储单元的nm4关断，rbll都保持在高电平，因此rbll0、rbll1、rbll2、rbll3都处于高电平。
85.将rwl0_r、rwl1_r抬升到高电平后，因为所有的10t存储单元的nm2导通，因此：
86.i0的rblr处于高电平、i7的rblr处于高电平；因此rblr0处于高电平；最终通过运算电路模块读出“1”。
87.i1的rblr处于高电平、i6的rblr处于低电平；因此rblr0处于低电平；最终通过运算电路模块读出“0”。
88.i2的rblr处于低电平、i5的rblr处于高电平；因此rblr0处于低电平；最终通过运算电路模块读出“0”。
89.i3的rblr处于低电平、i4的rblr处于低电平；因此rblr0处于低电平；最终通过运算电路模块读出“0”。
90.上述或非门逻辑真值表如下表1所示：
91.表1
92.a0011b0101rbll1111rblr1000do1000
93.上述表1中a表示图6中第一行的存储单元的node1的值，b表示图中第二行的存储单元的node1的值，rbll和rblr对应的值为rbll和rblr的电平，do为图4所示运算电路模块的输出。
94.可见，对于输入a和输入b而言，运算电路模块在该模式下的输出do满足“或非”运算逻辑。上述运算结果符合逻辑运算中的或非运算。
95.图7是图5所示存储单元中的数据实现“与”逻辑运算的原理示意图。
96.rwl0_r、rwl1_r处于低电平时，所有的10t存储单元的nm2关断，rbll都保持在高电平，因此rbll0、rbll1、rbll2、rbll3都处于高电平。
97.将rwl0_l、rwl1_l抬升到高电平后，因为所有的10t存储单元的nm4导通，因此：
98.i0的rbll处于高电平、i7的rbll处于低电平；因此rblr0处于低电平；最终通过逻辑运算电路模块读出“0”。
99.i1的rbll处于高电平、i6的rbll处于低电平；因此rblr0处于高电平；最终通过逻辑运算电路模块读出“0”。
100.i2的rbll处于低电平、i5的rbll处于高电平；因此rblr0处于低电平；最终通过逻辑运算电路模块读出“0”。
101.i3的rbll处于低电平、i4的rbll处于高电平；因此rblr0处于高电平；最终通过逻辑运算电路模块读出“1”。
102.上述与门逻辑真值表如下表2所示：
103.表2
104.a0011b0101rbll0001rblr1111do0001
105.上述表2中a表示图7中第一行的存储单元的node1的值，b表示图中第二行的存储单元的node1的值，rbll和rblr对应的值为rbll和rblr的电平，do表示图4所示运算电路模块的输出。
106.可见，对于输入a和输入b而言，运算电路模块在该模式下的输出do满足“与”运算逻辑。
107.通过上述图3至图7所示示例充分验证了，利用本发明实施例提供的存储器电路架构中的10t sram存储单元，不仅可以对sram存储单元实现常规的读写操作，而且借助于上述brll和rblr对逻辑运算的参与，可以使运算电路模块输出对不同存储单元中数据的逻辑运算。本发明实施例提供的存储器电路架构，利用10t sram存储单元分别存储权重数据及写入数据，由运算电路模块对存储阵列中读位线(rbll或/和rblr)进行读出与逻辑运算，并最终输出。通过控制电路模块为存储器电路架构中其它模块提供时序控制信号及地址信号，既可实现对sram存储单元的正常读写，又能实现对数据存储单元及权重存储单元中的数据的逻辑运算，从而简单、方便地实现运算能力和正常读写能力的兼容。
108.利用本发明方案，可简单地实现按行对存储单元进行写操作，在实现正常sram的读写的同时，也可实现“与”和“或非”逻辑运算，兼具运算功能和常规功能，而且读运算模块电路结构简单。另外，本发明实施例提供的存储器电路架构中提供单独的写字线，可以大大降低外围逻辑电路(尤其是字线驱动电路)的设计难度。
109.相应地，本发明实施例还提供一种芯片，包括前面所述的存储器电路架构。
110.相应地，本发明实施例还提供一种电子设备，包括前面所述的存储器电路架构。
111.在具体实施中，上述用于存内计算的乘法器数字电路可以对应于网络设备中的芯片，例如soc(system-on-a-chip，片上系统)、基带芯片、芯片模组等。
112.在具体实施中，关于上述实施例中描述的各个装置、产品包含的各个模块/单元，其可以是软件模块/单元，也可以是硬件模块/单元，或者也可以部分是软件模块/单元，部分是硬件模块/单元。
113.例如，对于应用于或集成于芯片的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于芯片模组的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于芯片模组的同一组件(例如芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于芯片模组内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现；对于应用于或集成于终端的各个装置、产品，其包含的各个模块/单元可以都采用电路等硬件的方式实现，不同的模块/单元可以位于终端内同一组件(例如，芯片、电路模块等)或者不同组件中，或者，至少部分模块/单元可以采用软件程序的方式实现，该软件程序运行于终端内部集成的处理器，剩余的(如果有)部分模块/单元可以采用电路等硬件方式实现。
114.在本发明所提供的几个实施例中，应该理解到，所揭露的方法、装置和系统，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的；例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式；例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
115.所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
116.另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理包括，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
117.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

技术特征：

1.一种存储器电路架构，其特征在于，所述电路架构包括：控制电路模块、字线驱动电路模块、存储单元模块、运算电路模块；所述存储单元模块包括多个存储单元，所述多个存储单元包括数据存储单元和权重存储单元；所述运算电路模块，用于读取所述数据存储单元及权重存储单元中的数据，并对读出的数据进行逻辑运算；所述字线驱动电路模块，用于为所述存储单元的字线提供驱动信号；所述控制电路模块，用于为所述存储器电路架构中其它模块提供时序控制信号及地址信号。2.根据权利要求1所述的存储器电路架构，其特征在于，所述存储单元包括：标准6t sram单元、第一读端口单元、第二读端口单元；所述标准6t sram单元具有第一存储节点和第二存储节点；所述第一读端口单元，用于读取所述第一存储节点；所述第二读端口单元，用于读取所述第二存储节点。3.根据权利要求2所述的存储器电路架构，其特征在于，所述第一读端口单元包括：第一nmos管和第二nmos管，第一nmos管的源极接低电平，第一nmos管的栅极与所述第二存储节点连接，第一nmos管的漏极与第二nmos管的源极连接，并且连接点作为第一读取节点，第二nmos管的栅极输入第二读信号(rwlr)、第二nmos管的漏极与第二读位线(rblr)相连；所述第二读端口单元包括：第三nmos管和第四nmos管，第三nmos管的源极接低电平，第三nmos管的栅极与所述第一存储节点连接，第三nmos管的漏极与第四nmos管的源极连接，并且连接点作为第二读取节点，第四nmos管的栅极输入第一读信号(rwll)、第四nmos管的漏极与第一读位线(rbll)相连。4.根据权利要求3所述的存储器电路架构，其特征在于，所述运算电路模块，具体用于实现“与”逻辑运算、和/或“或非”逻辑运算。5.根据权利要求4所述的存储器电路架构，其特征在于，所述运算电路模块包括：两输入与非门和一级反向器，所述两输入与非门的一端与所述第一读位线(rbll)相连，另一端与所述第二读位线(rblr)相连。6.根据权利要求1至5任一项所述的存储器电路架构，其特征在于，所述字线驱动电路模块包括偶数组字线驱动电路；每组字线驱动电路包括一个写字线驱动电路和两个读字线驱动电路；所述两个读字线驱动电路分别对应两组相同位宽的读地址，所述写字线驱动电路对应两组读地址共同组成的一组写地址。7.根据权利要求1至5任一项所述的存储器电路架构，其特征在于，所述控制电路模块包括：时序电路和地址信号处理电路；所述时序电路，用于输入外部时钟信号，向所述字线驱动电路模块输出字线时钟信号，向所述运算电路模块输出运算时钟信号；所述地址信号处理电路，用于生成同时选中一个权重存储单元的第一读权重信号和第二读权重信号，以及同时选中一个数据存储单元的第一读数据信号和第二读数据信号。8.根据权利要求7所述的存储器电路架构，其特征在于，在运算模式下，同时开启所述
第一读权重信号和所述第一读数据信号、或者同时开启所述第二读权重信号和所述第二读数据信号。9.一种芯片，其特征在于，包括如权利要求1至8任一项所述的存储器电路架构。10.一种电子设备，其特征在于，包括如权利要求1至8任一项所述的存储器电路架构。

技术总结

本发明公开了一种存储器电路架构、芯片、电子设备，该存储器电路架构包括：控制电路模块、字线驱动电路模块、存储单元模块、运算电路模块；所述存储单元模块包括多个存储单元，所述多个存储单元包括数据存储单元和权重存储单元；所述运算电路模块，用于读取所述数据存储单元及权重存储单元中的数据，并对读出的数据进行逻辑运算；所述字线驱动电路模块，用于为所述存储单元的字线提供驱动信号；所述控制电路模块，用于为所述存储器电路架构中其它模块提供时序控制信号及地址信号。利用本发明，可实现运算能力和正常读写能力的兼容，而且不会对SRAM存储单元的正常读写能力产生影响。会对SRAM存储单元的正常读写能力产生影响。会对SRAM存储单元的正常读写能力产生影响。