存储器电路、写入驱动器及其操作方法与流程

1.本公开中描述的技术一般涉及sram单元，具体存储器电路、写入驱动器及其操作方法。

背景技术：

2.在给定的存储器单元供电电压下，可以使用位线上最小幅度的电压来执行写入操作。对于一些sram单元，包括双端口sram单元和高密度单sram单元，该电压要求是负的。

技术实现要素：

3.根据本技术的实施例的一个方面，提供了一种写入驱动器，写入驱动器被配置为接收数据信号、写入信号和负位线输入信号并且为存储器单元的两个位线中的一个生成负位线电压，写入驱动器包括：电容器，响应于第一节点，被配置为在一段时间内提供负位线电压的转变；以及电压限制器电路，被配置为控制第一节点处的电压，电压限制器电路被配置为限制存储器单元的两个位线中的一个上的负位线电压的幅度，使得幅度不超过预定阈值。
4.根据本技术的实施例的另一个方面，提供了一种操作写入驱动器的方法，包括：接收数据信号；生成负位线电压，其中，负位线电压的幅度被限制为不超过预定值并且允许达到写入操作阈值电平；以及基于数据信号将负位线电压施加到两个位线中的一个。
5.根据本技术的实施例的又一个方面，提供了一种存储器电路，包括：存储器阵列，包括形成多个存储器单元的多个晶体管和多个位线，存储器阵列被配置为接收一个或多个写入操作数据信号并且对存储器位置执行写入操作；以及写入驱动器，被配置为接收数据信号、写入信号和负位线输入信号并且生成包括负位线电压的一个或多个写入操作数据信号到特定存储器单元的两个位线中的一个，写入驱动器包括被配置为在一段时间内提供负位线电压的转变的电容器和被配置为限制存储器单元的两个位线中的一个上的负位线电压的幅度的电压限制器电路。
附图说明
6.图1是根据实施例的sram单元中的示例性存储器架构的图。
7.图2是根据实施例提出的sram单元中的存储器架构的详细图。
8.图3是根据实施例在写入驱动器和存储器阵列内实施的电压限制器电路的图。
9.图4是根据实施例在写入驱动器内实施的二极管电压限制器电路的图。
10.图5是根据实施例的二极管电压限制器电路内的各种信号的波形的时序图。
11.图6是根据实施例的用于决定二极管电压限制器电路内的组件的流程图。
12.图7是根据实施例提出的sram单元中的存储器架构的详细图。
13.图8是根据实施例在写入驱动器内实施的pmos电压限制器电路的图。
14.图9是根据实施例的pmos电压限制器电路的实施例的详细图。
15.图10是根据实施例的pmos电压限制器电路内的各种信号的时序图。
16.图11是根据实施例在低操作电压模式期间pmos电压限制器电路的操作的时序图。
17.图12是显示根据实施例的pmos电压限制器电路内的电压阈值选择信号与节点处的电压之间的关系的表。
18.图13是根据实施例的电压限制器电路(即nmos电压限制器电路)的一个实施例的图。
19.图14是根据实施例的nmos电压限制器电路的详细图。
20.图15是显示根据实施例的nmos电压限制器电路内的各种信号之间的关系的时序图。
21.图16是显示根据实施例的nmos电压限制器电路内的各种信号之间的关系的表。
22.图17是根据实施例的操作写入驱动器的方法的流程图。
23.除非另有说明，不同附图中的对应数字和符号通常指对应的部分。附图绘制为清楚地图示实施例的相关方面并且不一定按比例绘制。
具体实施方式
24.以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
25.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。描述了本公开的一些实施例。可以在这些实施例中描述的阶段之前、期间和/或之后提供附加操作。对于不同的实施例，可以替换或消除所描述的一些阶段。附加部件可以添加到电路中。对于不同的实施例，下面描述的一些部件可以被替换或消除。尽管以特定顺序执行的操作讨论了一些实施例，但是这些操作可以以另一逻辑顺序执行。
26.在给定的存储器单元供电电压处，位线上最小幅度的电压可以用于执行写入操作。对于一些sram(静态随机存取存储器)单元，包括双端口sram单元和高密度单sram单元，该电压要求是负的。在某些操作条件下，负位线电压可能会导致器件出现可靠性问题，诸如负偏置温度不稳定。例如，当存在负位线电压的高幅度和高存储器单元供电电压时，可能会引起负偏置温度不稳定。在一些情况下，诸如位线上负电压的高幅度，对于源极和栅极之间的列中的未选择sram单元创建了高电场。这可能会导致器件中的可靠性问题，诸如负偏置温度不稳定。长时间的负偏置温度不稳定会缩短器件的寿命。
27.一些电路可以很好地工作以在低电压下生成所需的负位线电压。然而，某些电路
也可以在高电压下产生负位线电压的高幅度，其中为了执行成功的写入操作，这种高幅度可能是不必要的。例如，当存储器在0.6v下操作时，生成的负位线电压可以是-150mv，这对于存储器电路的操作可能是合乎需要的。然而，当存储器供电电压在1.3v下操作时(例如，在高需求时段期间)，负位线电压可以是-300mv，这可能会导致器件内部的可靠性问题。
28.在实施例中，本文所述的系统和方法可以在存在高存储器单元供电电压时减小负位线电压的幅度。由于该负电压，本文描述的系统和方法还可以降低sram单元的有效电源。本文的主题公开提供了用于在高操作电压下减小负位线电压的幅度的若干实施例。
29.图1是根据实施例的sram单元中的示例性存储器架构的图。在一个实施例中，存储器架构包括生成写入信号105和负位线输入信号104的控制电路106。存储器电路还包括被配置为接收写入信号105和负位线输入信号104以及来自数据锁存器107的数据信号103的写入驱动器102。在写入操作期间，取决于将“0”还是“1”写入存储器单元，写入驱动器102被配置为向两个位线108、109中的一个施加高电压并且向另一个位线施加低电压。写入驱动器包括电压限制器电路101，电压限制器电路101被配置为控制负位线的第一节点处的电压(见图3)。例如，电压限制器电路可以被配置为限制施加到存储器阵列110的两个位线(108、109)中的一个的负位线电压的幅度。如图1所示，存储器阵列110被配置为接收线108、109中的一个上的负位线电压并对存储器阵列110中的存储器单元中的一个或多个执行写入操作。
30.图2是根据实施例提出的sram单元中的存储器架构的详细图。存储器架构可以包括锁存器204、时钟201、数据锁存器107、控制电路106、写入驱动器102和存储器阵列110。在一个实施例中，控制电路106被配置为从时钟201接收时钟信号202、从锁存器204接收地址信号203，并生成负位线输入信号nbl 104和写入信号(105、111)。时钟信号201用于控制电路106内的时序协调，并且来自锁存器204的地址信号203用于确定存储器单元中数据将被写入的位置。控制电路106内的写入解码器可以被配置为对地址信号203进行解码并生成一个或多个写入信号105。在一个示例中，一个写入信号writeb_t 105被启用以存取顶部存储器阵列110，并且另一个写入信号writeb_b 111被启用以存取底部存储器阵列113。每个写入驱动器102可以被配置为接收负位线输入信号nbl 104、写入信号(105、106)和来自数据锁存器107的数据信号ldata 103，并且向对应存储器阵列(110、113)的两个位线(108、109)中的一个生成负位线电压。来自数据锁存器107的数据信号ldata 103可以确定将被写入存储器单元的数据(即，“0”或“1”)。写入驱动器102包括电压限制器电路101，电压限制器电路101可以被配置为控制负位线(108、109)的第一节点处的电压。例如，电压限制器电路101可以被配置为限制存储器单元的两个位线(108、109)中的一个上的负位线电压的幅度，使得幅度不超过预定阈值。
31.图3是根据实施例的包括电压限制器电路101的实施方式的存储器架构的图。在图3所示的示例中，电压限制器电路101在写入驱动器102内实施并且耦接为低有效负位线nblb_c 302的第一节点。写入驱动器102还包括电容器301，电容器301被配置为在一时间段内提供负位线电压的转变。电压限制器电路101可以控制负位线电压的幅度，使得幅度不超过预定阈值，但不限于低于在存储器单元(例如sram单元)中执行写入操作必要的幅度。在本示例中公开了电压限制器电路101的若干不同实施例，所有这些都在本发明的范围内。
32.可以结合对写入操作的示例的讨论来进一步理解图3。在时钟信号202上升之后，
302处的电压降低到特定的恒定值以下。
36.在本公开的实施例中，二极管电路401被配置为在高操作电压模式下将低有效负位线上的节点nblb_c 302钳位在预定电压电平处。以此方式，较低幅度的负电压在高操作电压模式下耦接在地源节点nvss 306处。该预定电压电平的值可以取决于二极管电路401内的晶体管402以及也耦接到低有效负位线上的第一节点302的第二单独晶体管403的尺寸和阈值电压。随着钳位第一节点nblb_c 302处的电压，将减小地源节点nvss 306处的负电压的幅度。这是因为电容器301的阳极处的电压将被钳位在较高电平，并且因此跨越电容器301的电压降将导致电容器301的阴极处的电压处于比不存在二极管电路401时更高的电平。由于电容器301的阴极直接耦接到地源节点nvss 306，所以地源节点处的电压将处于较高电平，或者在二极管电路401的存在下地源节点nvss 306处的负电压的幅度将更低。可以利用二极管电路401减小的地源节点nvss 306处的负电压的幅度的量可以由许多因素来确定，诸如电容器301、晶体管402和晶体管403的特性。这些组件的适当特性可以通过使用仿真和计算来确定，如在图6的讨论中进一步描述的。例如，在1.2v的高操作电压下，地源节点nvss306处的负电压的幅度可以减小到约-150mv。然而，在例如0.6v的低操作电压下，可以禁用二极管电路401，并且节点nblb_c处的电压可以处于约-100mv的电压电平。
37.图5是根据实施例的负位线输入信号nbl 104、第一负位线节点nblb_c 302的电压、第二负位线节点303处的电压和地源节点nvss306处的电压的波形的时序图。在图5所示的示例中，负位线输入信号nbl 104开始上升。例如，负位线输入信号nbl 104可以在控制电路106指示写入操作的开始之后开始上升。例如，可以由来自具有实施的存储器电路的用户设备的信号来启动写入操作，或者取决于应用写入操作可以自动启动。在负位线输入信号开始上升之后，第一负位线节点nblb_c 302的电压开始降低。这是因为负位线信号nbl 104耦接到晶体管404的反相栅极端子，晶体管404也耦接到第一负位线节点nblb_c 302，如图4所示。因此，当负位线输入信号nbl 104增加到逻辑高(“1”)时，晶体管404停止将来自供电电压vdd 111的电压耦接到第一节点nblb_c 302，导致该第一节点nblb_c 302处的电压降低。由于电容器301的影响，第一负位线节点nblb_c 302的电压可能会在比负位线输入信号上升更长的时间段内降低。第二负位线节点nblb_n 303处的电压也可能在负位线输入信号nbl 104上升之后降低，因为该第二节点303耦接到晶体管，晶体管的栅极端子耦接到反相的负位线输入信号nbl 104。因此，当负位线输入信号nbl 104增加到逻辑高(“1”)时，晶体管停止将来自供电电压vdd 111的电压耦接到第二负位线节点nblb_n 303，导致该第二节点nblb_n 303处的电压降低。地源节点nvss 306也示于图5中。因为二极管电压限制器电路401将低有效负位线nblb_c 302的节点钳位在预定电压电平处，结果地源节点nvss 306处的电压的幅度受到限制。在一个示例中，地源节点nvss 306处的电压的幅度受到限制，因为二极管电路401被配置为钳位节点nblb_c 302处的电压的幅度，如上所述。因此，由电容器301导致的来自该节点302的电压降也可能导致地源节点nvss 306处的电压受到限制。在该示例中，nvss 306处的电压被限制为在1.2v的存储器操作电压下不会降低到-150mv以下。
38.图6是根据实施例的决定单独晶体管mn-a 403和mpd晶体管402的适当尺寸的流程图。确定mn-a 403和mpd 402晶体管的适当尺寸的第一步骤601是确定用于成功的写入操作所需的位线处的负电压。如本领域技术人员所理解的，这些可以通过蒙特卡罗(monte carlo)仿真来确定。决定mn-a 403和mpd 402晶体管的适当尺寸的第二步骤602是确定跨越
第一位线108的电阻304的电压降和跨越第二低有效负位线109的电阻305的电压降。第二步骤602还包括确定跨越mn1晶体管307的电压降，以及跨越mn2晶体管308的电压降。第三步骤603是基于地源电压节点nvss306处需要的负电压确定要使用的电容器301的值。该确定涉及等式v
nvss
＝v
neg
+v1+v2，其中v1和v2由第二步骤确定。第四步骤604涉及确定mpd 402和mn-a 403晶体管的尺寸和阈值电压。这可以借助仿真来实现，以在nvss 306处达到低电压和高电压的所需电压。
39.图7是根据实施例提出的sram单元中的存储器架构实施例的详细图。存储器架构可以包括锁存器204、时钟201、数据锁存器107、控制电路106、写入驱动器102和存储器阵列110。如图7所示，控制电路106被配置为接收来自时钟201的时钟信号202、来自锁存器204的地址信号203，并生成负位线输入信号nbl 104和一个或多个写入信号(105、111)。每个写入驱动器(102、112)可以被配置为接收负位线输入信号nbl 104和写入信号(105、111)，并且向对应存储器阵列110的两个位线(108、109)中的一个生成负位线电压。写入驱动器102还可以被配置为接收来自数据锁存器107的数据信号103、高电压信号hv 705和多个电压阈值选择信号702。在图7的实施例中，高电压信号hv 705用于指示sram单元是在高操作电压模式还是低操作电压模式下操作。例如，当sram单元的操作电压高于预定值时，高电压信号hv 705可以设置为逻辑高(“1”)，并且当sram单元的操作电压低于预定值时，设置为逻辑低(“0”)。多个电压阈值选择信号702可用于设置负位线节点处的电压电平，如在图9的讨论中所描述的。
40.控制电路106内的写入解码器可以被配置为对地址信号203进行解码并生成一个或多个写入信号105。在一个示例中，一个写入信号writeb_t105被启用以存取顶部存储器阵列110，并且另一个写入信号writeb_b111被启用以存取底部存储器阵列113。来自数据锁存器107的数据信号ldata 103可以确定将被写入存储器单元的数据(即，“0”或“1”)。写入驱动器102包括电压限制器电路701，电压限制器电路701可以被配置为控制负位线(108、109)的第一节点处的电压。例如，电压限制器电路701可以被配置为限制存储器单元的两个位线(108、109)中的一个上的负位线电压的幅度，使得幅度不超过预定阈值，如图8的讨论中所示。
41.图8是根据实施例的其中电压限制器电路是pmos电压限制器电路701的存储器架构的实施例的图。pmos电压限制器电路701可以通过首先限制第一节点nblb_c 302处的电压的幅度来限制两个位线(108、109)中的一个上的负位线电压的幅度。当限制第一节点nblb_c 302处的电压时，这也将在跨越电容器301的电压降之后限制地源节点306处的电压。地源节点nvss 306可以耦接到两个位线(108、109)中的一个，如图8所示，因此也限制了该电压。pmos电压限制器电路701可以耦接到负位线，该负位线被配置为将nblb_c 302电压钳位在低于供电电压vdd 111的电压。电压限制器电路701还可以耦接到供电电压节点vdd 111，并且接收高电压信号hv 705和多个电压阈值选择信号702。
42.可以结合对写入操作的示例的讨论来进一步理解图8。在时钟信号202上升之后，writeb_t 105可以变为逻辑低(“0”)。如果在此时要写入的数据ldata处于逻辑高(“1”)，由a_ld 310也将处于逻辑高(“1”)。相反，a_ldb将处于逻辑低(“0”)，因为ldata 103耦接到缓冲器，并且a_ldb是该缓冲器的反相输出。因此，逻辑(nor)门312的输出将处于逻辑低(“0”)，并且晶体管mn1 307将被禁用。然而，逻辑(nor)门313的输出将处于逻辑高(“1”)，并
且晶体管mn2 308将被启用。因此，第二低有效负位线blb 109将处于逻辑低(“0”)，因为该第二低有效负位线blb 109将耦接到地源节点nvss 306。在一些情况下，负电压被施加到该节点nvss 306，以增加传输门晶体管(314、315)的栅极到源极电压以执行写入操作。该负电压可使用负位线输入信号nbl 104来生成。随着nbl 104变为逻辑高(“1”)，低有效负位线上的第一节点nblb_c302将降低至逻辑低(“0”)。因此，负电压将耦接到地源节点nvss 306。耦接到地源节点nvss 306的负电压的幅度可以取决于电容器301的值。
43.在一些操作期间，存储器可以在高电压电平下操作。例如，当存储器以高频率执行许多操作时，可能存在高操作电压。在高操作电压下，传输门晶体管(314、315)的栅极到源极电压可以处于足以执行写入操作的电平。例如因为传输门晶体管314的源极端子耦接到可能处于负电压的高幅度的负位线109，传输门晶体管314的栅极到源极电压可能是足够的，导致传输门晶体管314的栅极端子和源极端子之间的电压也处于高电平。然而，传输栅极晶体管314的高栅极至源极电压可能会降低存储器器件的可靠性，如在图3的描述中进一步讨论的。pmos电压限制器电路701可以在存储器的高操作电压下减小地源节点nvss 306处的负电压的幅度，而在存储器的低操作电压下不显著地影响源节点nvss 306处的负电压。除了减轻存储器器件中的可靠性问题之外，由于在较高操作电压模式下的该较低电压，电压限制器电路101还可以降低sram单元的有效电源。例如，作为降低相应位线(108、109)上的电压的结果，可以通过降低由位线电阻(304、305)消耗的功率来降低有效电源。
44.图9是根据实施例的pmos电压限制器电路701的实施例的详细图。在图9的实施例中，pmos电压限制器701电路包括晶体管阵列。在一个实施例中，晶体管阵列包括第一列晶体管903、第二列晶体管904和第三列晶体管905。pmos电压限制器电路可以接收多个电压阈值选择信号(906，907)。例如，电压阈值选择信号sel[0]906和sel[1]907可以用作逻辑(and(与))门917的输入。该逻辑(and)门917的输出可以被反相并用作到第一列晶体管903中的晶体管908的反相栅极端子。在本公开的实施例中，第一列晶体管903还包括与晶体管908串联耦接的金属电阻器902。电压阈值选择信号sel[0]906还可以用作第二列晶体管904内晶体管栅极端子的反相输入。接收sel[0]906的晶体管的源极端子可以耦接到第二列晶体管904中的另一晶体管的漏极端子。在第三列晶体管905中，sel[1]907可以在另一个晶体管的栅极端子处被接收。接收sel[1]907的晶体管的源极端子可以耦接到第三列晶体管905内的第二晶体管的漏极端子。该第二晶体管的源极端子可以耦接到相同晶体管的栅极端子的反相输入。该晶体管的源极端子可以耦接到第三列晶体管905内的第三晶体管的漏极端子。该第三晶体管的源极端子可以耦接到相同晶体管的栅极端子的反相输入。第三列晶体管905内的该第三晶体管的源极端子还可以耦接到vast电压节点909。在图9所示的示例中，vast电压节点909还耦接到第二列晶体管904内的第二晶体管和第一列晶体管903内的金属电阻器902。
[0045]
在本公开的示例中，pmos电压限制器电路701基于高电压信号hv705和电压阈值选择信号(906、907)表现不同。例如，在低电压存储器操作条件(例如，存储器操作电压小于或等于0.9v)期间，高电压信号hv 705设置为低(“0”)并且电路表现得好像没有电压限制器电路存在。这是因为高电压信号hv 705在直接耦接到vast节点909的晶体管910处耦接到反相栅极输入。然而，在高电压存储器操作条件(例如，存储器操作电压大于0.9v)期间，高电压信号hv 705设置为高(“1”)。在这种情况下，通过缓冲器耦接到高电压信号hv 705的晶体管
911将被启用，并且将基于电压阈值选择信号sel[1:0]的设置来确定vast节点909处的电压，如在图12的讨论中进一步描述。
[0046]
图10是根据实施例的负位线输入信号nbl 104、第一负位线节点nblb_c 302的电压、第二负位线节点nblb_n 303处的电压和地源节点nvss 306处的电压的波形的时序图。在图10所示的示例中，负位线输入信号nbl 104开始上升。例如，负位线输入信号nbl 104可以在控制电路106指示写入操作的开始之后开始上升。在负位线输入信号nbl 104开始上升之后，第一负位线节点nblb_c 302的电压开始降低。这是因为负位线输入信号nbl 104耦接到晶体管404的反相栅极端子，晶体管404也耦接到第一负位线节点nblb_c 302，如图4所示。因此，当负位线输入信号nbl 104增加到逻辑高(“1”)时，晶体管404停止将来自供电电压vdd 111的电压耦接到第一节点nblb_c 302，导致该第一节点nblb_c302处的电压降低。由于电容器301的作用，第一负位线节点nblb_c 302的电压在比负位线输入信号nbl 104上升更长的时间段内降低。第二负位线节点nblb_n 303处的电压在负位线输入信号nbl 104上升之后也降低，因为该第二节点nblb_n 303耦接到晶体管，该晶体管的栅极端子耦接到反相的负位线输入信号nbl 104。这是因为当负位线输入信号时nbl 104增加到逻辑高(“1”)时，晶体管停止将来自供电电压vdd 111的电压耦接到第二负位线节点nblb_n 303，导致该第二节点nblb_n 303处的电压降低。地源节点nvss 306也示于图10中。因为pmos电压限制器电路701将低有效负位线的第一节点nblb_c 302钳位在预定电压电平处，结果地源节点电压nvss的幅度受到限制。这是因为地源节点nvss 306通过电容器301耦接到第一节点nblb_c 302，并且跨越电容器301可能存在恒定电压降。在该示例中，地源节点nvss电压被限制为在1.2v的存储器操作电压下不会降低到-200mv以下。在该示例中，1.2v的存储器操作电压表示高存储器操作电压。
[0047]
图11是根据实施例的在低操作电压模式期间pmos电压限制器电路701的操作的时序图。在低操作电压模式期间，高电压信号hv 705被设置为“0”，并且地源节点nvss处的电压与不存在电压限制器电路时相同。这是因为vast电压等于供电电压节点vdd 111处的电压。当负位线输入信号nbl 104上升时，vast电压节点902将降低到逻辑低(“0”)。这是因为高电压信号hv 705耦接到晶体管910的反相栅极端子。因此，当高电压信号hv 705处于逻辑低(“0”)时，晶体管910将导电并有效地将电路短接到vast电压节点909。由于电容器301的影响，vast电压节点909将比第二负位线节点nblb_n降低得更慢。当高电压信号hv 705变为逻辑低时，电容器301将开始放电，并且因此耦接到电容器301的vast电压节点将以取决于电容器301的时间常数的速率降低，如本领域技术人员所理解的。这在图8中得到证明。
[0048]
图12是根据本公开的一个实施例的表1200，表1200显示了当hv 705被设置为值1时pmos电压限制器电路701的电压阈值选择信号702和vast电压之间的关系。在一个示例中，当sel[0]为0且sel[1]也为0时，vast电压可以在0.8和1v之间。在另一个示例中，当sel[0]为0且sel[1]为1时，pmos电压限制器电路的反相逻辑(and)门的输出被启用，并且因此具有金属电阻器902的第一列晶体管903被禁用。由于在第二列晶体管904中的晶体管的反相栅极端子处接收sel[0]，因此第二列晶体管904被启用。然而，在该示例中，由于在晶体管的反相栅极端子处接收到处于高值的sel[1]，所以第三列晶体管905被禁用。在图12所示的示例中，在sel[0]为0且sel[1]为1的这种情况下，vast电压可以是1.0v。在pmos电压限制器电路701的另一个操作示例中，sel[0]可以设置为1并且sel[1]可以设置为0。在这种情况
下，vast电压可以是0.8v。在另一个示例中，当sel[0]为1并且sel[1]也为1时，vast电压可以由电阻值确定。这是因为第二列晶体管904和第三列晶体管905接收相应的电压阈值选择信号702作为到每列中晶体管的栅极端子的反相输入。然而，sel[0]和sel[1]都设置为禁用反相and门的输出的1，反相and门的输出作为第一列晶体管903内的栅极端子处的反相输入接收，第一列晶体管903与金属电阻器902串联耦接。在一个示例中，当两个电压阈值选择信号都设置为1时，vast电压可以是1.1v。
[0049]
pmos电压限制器电路701中的每个pmos的尺寸和pmos的数量可以基于选择的设计来修改。例如，每个pmos的尺寸在一个实施例中可以相同，而在另一个实施例中不同。在另一实施例中，pmos电压限制器电路701的列可以全部包括金属电阻器。例如，当sel[0]设置为0时可以启用的中间列可以包括一个或多个pmos。当sel[1]设置为0时可以启用的右列可以包括一个或多个pmos。
[0050]
图13是根据实施例的电压限制器电路(nmos电压限制器电路1301)的一个实施例的图。在本公开的一个实施例中，nmos电压限制器电路1301耦接到第一负位线输入节点nblb_c 302。nmos电压限制器电路1301可以被配置为接收多个电压阈值选择信号1303以及高电压信号hv 1302，高电压信号hv 1302在高压操作模式期间被启用。nmos电压限制器电路1301可以在写入驱动器102中实施以将第一节点nblb_c 302钳位在预定电压电平。节点302可以被配置为在一时间段内提供负位线电压的转变。在一个示例中，该预定电压电平是小于供电电压vdd 111的电平。例如，在高操作电压模式下，供电电压vdd 111可以是1.2v。然而，可以配置nmos电压限制器电路1301在供电电压vdd 111和第一节点nblb_c 302之间提供电压降。在一个示例中，该电压降可以是200mv。因此，第一节点nblb_c 302处的电压可以是1.0v。该值是通过从1.2v的供电电压vdd111中减去200mv的电压降而获得的。因此，当第一节点302处的电压随着负位线输入信号nbl 104上升而降低时，第一节点302处的电压将仅降低1.0v，从1.0v到0v。第一节点302处的电压降低幅度的这种降低可以引起地源节点306处的负电压的较低幅度。例如，在供电电压vdd 111为1.2v并且跨越nmos电压限制器电路1301的电压降为200mv的上述示例中，地源节点nvss 306处的电压可以具有-100mv的幅度。相比之下，当第一节点nblb_c 302未被钳位在低于供电电压vdd 111的电压、并且第一节点nblb_c 302处于1.2v时，地源节点nvss 306处的电压可以具有-200mv的幅度。如本领域技术人员所理解的，地源节点nvss 306处的电压的准确值也可以是电容器301的电容的函数。
[0051]
图14是根据实施例的图13中显示的nmos电压限制器电路1301的详细图。在本公开的实施例中，nmos电压限制器电路1301包括第一列晶体管1406和第二列晶体管1407。在一个示例中，高电压信号hv 1302可以用作逻辑(and)门1401的输入。负位线输入信号nbl 104可以耦接到缓冲器1409，并且该缓冲器1409的输出可以被反相并用作逻辑(and)门1401的另一输入。该逻辑(and)门1401的输出可以耦接到第一晶体管mn1 1408的栅极端子。在图14所示的示例中，晶体管mn1 1408耦接到第一列晶体管1406和第二列晶体管1407中的晶体管的漏极端子。可以在第一列晶体管1406内的晶体管的栅极端子处接收电压阈值选择信号sel[0]1404。类似地，可以在第二列晶体管1407内的晶体管的栅极端子处接收电压阈值选择信号sel[1]1405。在图14所示的示例中，这些晶体管中的每个的源极端子可以耦接到vast电压节点1402。这些晶体管的漏极端子可以耦接到相应列(1406、1407)内的附加晶体
管的源极端子。
[0052]
图14中所示的电压限制器电路1301的操作可以如下。在低电压操作模式期间，高电压信号hv 1302被设置为低(“0”)，并且mn1晶体管1408被禁用。因此，电路表现与没有电压限制器电路时相同。在高压操作模式期间，高电压信号hv 1302被设置为高(“1”)。随着高电压信号hv 1302被设置为1，当负位线输入信号nbl 104被设置为逻辑低(“0”)时mn1晶体管1408被启用。在这种情况下，基于电压阈值选择信号sel[0]1404和sel[1]1405，vast节点1402的电压值由mp1 1403的尺寸与二极管尺寸的比率确定。在本公开的实施例中，nmos晶体管的尺寸和数量可以根据设计而变化。取决于电路的特定设计和应用，每个nmos晶体管的尺寸可能不同或相同。此外，每个路径中的nmos晶体管的数量可以不同或相同。例如，当sel[1]处于逻辑低(“0”)时设计需要vast节点1402处的相对较低电压时，第三列晶体管905中可能存在更多的晶体管或更大的晶体管。相比之下，当sel[1]处于逻辑低(“0”)时设计需要vast节点1402处的相对较高电压时，第三列晶体管905中可能存在更少的晶体管或更小的晶体管。
[0053]
图15是显示根据实施例的负位线输入信号104、被配置为在一时间段内提供负位线的转变的节点302处的电压、低有效负位线的第二节点nblb_n 303处的电压和地源节点306之间关系的时序图。在图15所示的示例中，负位线输入信号上升。例如，负位线输入信号nbl 104可以在控制电路106指示写入操作的开始之后开始上升。在负位线输入信号开始上升之后，被配置为在一时间段内提供负位线转变的第一节点302处的电压开始降低。这是因为负位线输入信号nbl 104耦接到晶体管1403的反相栅极端子，晶体管1403也耦接到第一负位线节点nblb_c 302，如图14所示。因此，当负位线输入信号nbl 104增加到逻辑高(“1”)时，晶体管1403停止将来自供电电压vdd 111的电压耦接到第一节点nblb_c302，导致该第一节点nblb_c 302处的电压降低。此后，低有效负位线的第二节点nblb_n 303处的电压开始降低。地源节点nvss随后降低，但在本示例中，由于nmos电压限制器电路1301被限制在-200mv处。图15中所示的操作电压为1.2v，这在本公开中被认为是高操作电压模式。
[0054]
图16是根据本公开的一个实施例的表1600，表1600显示了当hv设置为1时，nmos电压限制器电路1301的电压阈值选择信号1303和vast电压之间的关系。在一个示例中，当sel[0]为0且sel[1]也为0时，nmos电压限制器电路中的第一列和第二列晶体管被禁用。因此，vast电压为1.2v，与本发明的操作电压相同。在另一示例中，当sel[0]为0且sel[1]为1时，第二列晶体管1407被启用，并且vast电压可以被钳位在1.0v的电压。在另一示例中，当sel[0]为1且sel[1]为0时，第一列晶体管1406被启用，并且vast电压节点1402可以是0.8v。在另一示例中，当sel[0]为1且sel[1]也为1时，vast电压可以介于0.8v和1.0v之间。
[0055]
图17是根据本公开的一个实施例的操作写入驱动器的方法的流程图1700。在本公开的示例中，操作写入驱动器的第一步1701是接收数据信号。数据信号例如可以是ldata 103。该数据信号ldata 103可以由写入驱动器接收。第二步骤1702是生成负位线电压。负位线电压可以由例如负位线输入信号nbl 104生成。负位线电压的幅度可以被限制为不超过预定值，同时被允许达到写入操作阈值电平。负位线电压的幅度的限制可以通过电压限制电路来实施，例如本发明的电压限制器电路101。在生成负位线电压之后，可以将负位线电压施加到两个位线中的一个，如第三步骤1703中所示。
[0056]
前述详细描述在实施例中公开了一种写入驱动器，该写入驱动器被配置为接收数
据信号、写入信号和负位线输入信号，并且为存储器单元的两个位线中的一个生成负位线电压。写入驱动器可以包括电容器，电容器响应于第一节点被配置为在一时间段内提供负位线电压的转变。写入驱动器还可以包括电压限制器电路，电压限制器电路配置为控制所述第一节点处的电压，所述电压限制器电路被配置为限制所述存储器单元的所述两个位线中的所述一个上的所述负位线电压的幅度，使得所述幅度不超过预定阈值。
[0057]
电压限制器电路还可以被配置为限制所述负位线电压的所述幅度同时允许所述负位线电压达到写入操作阈值电平。电压限制器电路还可以被配置为降低sram单元在高操作电压模式下的有效电源。在一个示例中，写入驱动器可以耦接到存储器阵列，存储器阵列被配置为接收所述负位线电压并且对所述存储器单元执行写入操作。所述存储器阵列可以包括一个或多个晶体管和所述两个位线。写入驱动器还可以耦接到被配置为生成所述负位线输入信号和所述写入信号的控制电路以及被配置为生成数据信号的数据锁存器。所述两个位线中的每个还包括传输门mosfet(金属氧化物半导体场效应晶体管)，所述传输门mosfet被配置为将所述一个或多个写入操作数据信号从所述写入驱动器传送到所述存储器阵列。所述负位线电压增加所述传输门mosfet的栅极到源极电压。
[0058]
在本公开的一个示例中，写入驱动器的电压限制器电路包括二极管电路，该二极管电路被配置为将所述第一节点钳位在预定电压电平处。二极管电路可以包括晶体管。所述晶体管的源极端子耦接到供电电压节点。所述晶体管的漏极端子耦接到所述低有效负位线，并且所述低有效负位线耦接到所述第一节点。
[0059]
在本公开的另一个示例中，写入驱动器的电压限制器电路可以包括晶体管阵列，所述晶体管阵列被配置为接收多个电压阈值选择信号并且基于所述多个电压阈值选择信号将低有效负位线的节点钳位在多个预定电压电平中的一个处，多个预定电压电平各自低于sram单元的操作电压。在一个示例中，可以在所述晶体管阵列内的一个或多个晶体管的所述栅极端子处接收所述多个电压阈值选择信号。该晶体管阵列可以耦接到所述低有效负位线，并且低有效负位线可以耦接到第一节点。
[0060]
前述详细描述还公开了在实施例中操作写入驱动器的方法。在一个示例中，操作写入驱动器的第一步骤是接收数据信号。下一步骤是生成负位线电压。所述负位线电压的幅度被限制为不超过预定值并且允许达到写入操作阈值电平。本例中的下一步骤是基于所述数据信号将所述负位线电压施加到两个位线中的一个。限制负位线电压幅度的步骤可以在sram单元的高操作电压模式期间完成。该方法的附加步骤可以包括确定执行成功的写入操作所需的所述负位线电压的所述幅度。该方法可以导致sram单元的有效电源降低。
[0061]
前述详细描述还公开了一种存储器电路。在示例实施例中，存储器电路包括存储器阵列，存储器阵列包括形成多个存储器单元的多个晶体管和多个位线。所述存储器阵列可以被配置为接收一个或多个写入操作数据信号并且对存储器位置执行写入操作。存储器电路还可以包括写入驱动器，该写入驱动器被配置为接收数据信号、写入信号和负位线输入信号并且生成包括负位线电压的一个或多个写入操作数据信号到特定存储器单元的两个位线中的一个，所述写入驱动器包括被配置为在一段时间内提供负位线电压的转变的电容器和被配置为限制所述存储器单元的所述两个位线中的所述一个上的所述负位线电压的幅度的电压限制器电路。
[0062]
在一个示例中，前述位线中的每个还可以包括传输门mosfet，传输门mosfet被配
置为将所述一个或多个写入操作数据信号从写入驱动器传送至所述存储器阵列。存储器电路还可以包括被配置为接收时钟信号和地址信号并且生成所述负位线输入信号和所述写入信号的控制电路，以及被配置为生成数据信号的数据锁存器。
[0063]
在本公开的一个实施例中，电压限制器电路可以包括二极管电路，该二极管电路被配置为将低有效负位线的节点钳位在预定电压电平处，从而限制耦接到两个位线中的一个的负电压的所述幅度不超过预定阈值。
[0064]
在本公开的另一个实施例中，电压限制器电路可以包括晶体管阵列，该晶体管阵列被配置为将低有效负位线的节点钳位在多个预定电压电平中的一个处，所述多个预定电压电平各自低于所述sram单元的操作电压。在一个示例中，所述晶体管阵列被配置为接收多个电压阈值选择信号并且基于所述多个电压阈值选择信号将所述低有效负位线的节点钳位在所述多个预定电压电平中的一个处。
[0065]
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

技术特征：

1.一种写入驱动器，被配置为接收数据信号、写入信号和负位线输入信号并且为存储器单元的两个位线中的一个生成负位线电压，所述写入驱动器包括：电容器，响应于第一节点，被配置为在一时间段内提供所述负位线电压的转变；以及电压限制器电路，被配置为控制所述第一节点处的电压，所述电压限制器电路被配置为限制所述存储器单元的所述两个位线中的所述一个上的所述负位线电压的幅度，使得所述幅度不超过预定阈值。2.根据权利要求1所述的写入驱动器，其中，所述电压限制器电路还被配置为限制所述负位线电压的所述幅度同时允许所述负位线电压达到写入操作阈值电平。3.根据权利要求1所述的写入驱动器，其中，所述电压限制器电路还被配置为降低sram单元在高操作电压模式下的有效电源。4.根据权利要求1所述的写入驱动器，所述写入驱动器耦接到：存储器阵列，被配置为接收所述负位线电压并且对所述存储器单元执行写入操作，所述存储器阵列包括一个或多个晶体管和所述两个位线；控制电路，被配置为生成所述负位线输入信号和所述写入信号；以及数据锁存器，被配置为生成所述数据信号。5.根据权利要求3所述的写入驱动器，其中，所述两个位线中的每个还包括传输门mosfet，所述传输门mosfet被配置为将一个或多个写入操作数据信号从所述写入驱动器传送到所述存储器阵列。6.根据权利要求5所述的写入驱动器，其中，所述负位线电压增加所述传输门mosfet的栅极到源极电压。7.根据权利要求4所述的写入驱动器，其中，所述电压限制器电路包括二极管电路，所述二极管电路被配置为将所述第一节点钳位在预定电压电平处。8.根据权利要求7所述的写入驱动器，其中，所述二极管电路包括晶体管，并且其中：所述晶体管的源极端子耦接到供电电压节点；所述晶体管的漏极端子耦接到所述低有效负位线；和所述低有效负位线耦接到所述第一节点。9.一种操作写入驱动器的方法，包括：接收数据信号；生成负位线电压，其中，所述负位线电压的幅度被限制为不超过预定值并且允许达到写入操作阈值电平；以及基于所述数据信号将所述负位线电压施加到两个位线中的一个。10.一种存储器电路，包括：存储器阵列，包括形成多个存储器单元的多个晶体管和多个位线，所述存储器阵列被配置为接收一个或多个写入操作数据信号并且对存储器位置执行写入操作；以及写入驱动器，被配置为接收数据信号、写入信号和负位线输入信号并且生成包括负位线电压的一个或多个写入操作数据信号到特定存储器单元的两个位线中的一个，所述写入驱动器包括被配置为在一时间段内提供负位线电压的转变的电容器和被配置为限制所述存储器单元的所述两个位线中的所述一个上的所述负位线电压的幅度的电压限制器电路。

技术总结

提供了用于限制SRAM单元中的负位线电压的系统和方法。可以在写入驱动器中实施电压限制器电路以控制施加在位线上的负电压的幅度。电压限制器电路可以在较低的操作电压电平下生成所需幅度的负位线电压。电压限制器电路还可以将负位线电压的幅度限制为不超过预定值。负位线电压幅度的降低可以降低SRAM单元的有效电源。本申请的实施例还提供了存储器电路、写入驱动器及其操作方法。写入驱动器及其操作方法。写入驱动器及其操作方法。