第19卷 第2期 天 中 学 刊 Vol ．19 No ．2
2004年4月 Journal of Tianzhong Apr ．2004
收稿日期：2004-02-10
不干胶贴标
作者简介：冯志宇（1972− ），男，河南正阳人，电子科技大学电子工程学院信号与信息处理专业硕士研究生．高速PCB 设计中的信号完整性和传输延时分析柳编水果篮
冯志宇
（电子科技大学，四川 成都 610054）
摘 要：信号完整性问题及由传输延时引起的时序问题是高速PCB 设计中的主要问题，借助功能强大的Cadence/SpecctraQuest 仿真软件，对高速信号线进行布局布线前仿真，可以发现和解决这些问题，从而缩短设计周期． 关键词：信号完整性；时序；仿真 随着IC 工艺的提高，驱动器的上升沿和下降沿越来越陡，由原来的十几ns 提高到几ns ，有的甚至达到几ps ，同时电子系统的时钟频率也在不断提高．对于低频电路设计而言，器件管脚间的逻辑连接可以看成是简单的线迹互联．但对频率超过50 MHz 的高频电路，互连关系必须按传输线考虑，由此产生的信号完整性问题及时序问题成为高速PCB 设计中的主要问题．借助功能强大的Cadence/SpecctraQuest 仿真软件对高速信号线进行布局布线前仿真，可以发现 和解决这些问题，从而缩短设计周期．
1 高速移动接入系统的信号完整性问题
信号完整性（Signal Integrity ）简称SI ，是指信号在信号线上的传输质量，主要包括反射、振荡、地弹、串扰等性能参数．信号具有良好的信号完整性是指当在需要的时候，具有所必需达到的电压电平数值．信号完整性是由板级设计中多种因素共同决定的．
图1所示是我们所设计的高速移动接入系统，其中虚线框中为该系统高速数据通路的中频和基带部分．A/D 部分通过采样、量化、编码将模拟中频信号转换成数字中频信号，然后利用DDC 部分对其进行混频（解调）、抽取、滤波，将中频带通信号混频成基带信号；DSP 模块负责完成基带信号的调制/解调、数据交织/解交织、数据编码/解码、数据纠错和检验、数据加密/解密、语音压缩/解压缩等；
平压平自动模切机
图1 高速移动接入系统框图
DUC 和D/A 部分则是DDC 和A/D 部分的逆过程．该系统的中频部分既有频率较高的数字信号又有敏感度很高的模拟信号，基频部分DSP 与SDRAM 之间的数据交换速率高达100 Mb/s ，由此产生的信号完整性及时序问题十分突出．
在高速PCB 设计中，信号完整性问题是系统能否正常工作的关键因素之一．因此，有必要在布线前利
用仿真软件对该高速系统进行关键信号线的仿真．当信号完整性满足要求后就可以进行时序分析
中图分类号：TN405.97
文献标识码：A
文章编号：1006－5261(2004)02－0018－04
了，否则还需调整布局，重新仿真．图2、图3、图4分别是用Cadence/SpecctraQuest 仿真软件得到的该系统中SDRAM 的时钟（SDCLK ）、数据写和数据读信号的仿真波形，可以看出这3个典型信号都能够满足波形完整性的要求．
2 高速移动接入系统中的时序关系
2.1 系统时序分析
对于异步时序电路，往往可以灵活地设置建立、选通和保持时间，以满足系统时序要求．而同步时序电路必须从设计上留有充足的建立和保持时间，才能保证系统正常工作．高速移动接入系统中，DSP 与SDRAM 互连的关键信号线有时钟线SDCLK 、数据线D 47∼16和地址线ADDR 23∼0．由于系统工作频率高达100 MHz ，故这些信号线的互连延时是不可忽略的，它对信号的建立和保持时间起着至关重要的作用．仿真应该着重解决这些线网的拓扑问题．
布线延时与布线迹的阻抗及布线长度有关，高阻抗线迹能够减少信号的跳变时间．其他因素如驱动特性和负载特性也会影响布线延时．下面在考虑布线延时的基础上，推导DSP 与SDRAM 互连的高速信号线间的时序约束关系．二者间互连的高速信号线时序及延时关系如图5所示．其中，P Clock ，T 表示时钟周期，D Clock ，t 表示时钟布线延时，D(max)Data ，t 和D(min)
Data ，t 分别表示数据传输的最长延时和最短延时，isu(DSP)t ，ih(DSP)t 和oh(DSP)t 分别表示DSP 的输入建立时间、输入保持时间和输出保持时间，isu(SDRAM)t ，ih(SDRAM)t 和oh(SDRAM)t 分别表示SDRAM 的输入建立时间、输入保持时间和输出保持时间．
(a) SDCLK(out from DSP)，(b) SDCLK(into SDRAM)， (c) Data(out from SDRAM)，(d) Data(into DSP)， (e) Data(out from DSP)，(f) Data(into SDRAM)
图5 高速信号线时序及延时关系
读建立时间应满足 isu(DSP)ACC D(max)Data D Clock P Clock t t t t T ≥，，，−−−， (1) 读保持时间应满足 ih(DSP)(min)D Data D Clock oh(SDRAM)t t t t ≥，，++，
(2)
写建立时间应满足
DDATO (max)D Data D Clock P Clock t t t T −−+，，，
isu(SDRAM)t ≥，
(3) 写保持时间应满足 ih(SDRAM)D Clock (min)D Data oh(DSP)t t t t ≥，，−+，
(4)
由(1)式，可得 (max)D Data isu(DSP)ACC D Clock P Clock ，，，≥t t t t T −−−， (5) 由(4)式，可得
(min)D Data D Clock oh(DSP)ih(SDRAM)，，≤t t t t +−， (6)
由(5)，(6)式，可得
isu(DSP)ACC D Clock P Clock t t t T −−−，，
D Clock oh(DSP)ih(SDRAM)，≥t t t +−，
图2 时钟信号的仿真波形
图3 数据写信号的仿真波形
图4 数据读信号的仿真波形
)a ()b ()
c ()
d ()
e ()
f (
进而有
+−2)(ACC P Clock D Clock t T t ，，≤
2)(isu(DSP)oh(DSP)ih(SDRAM)t t t −+−．
(7)
由(2)，(3)式，可推导出 +−2)(oh(SDRAM)ih(DSP)D Clock t t t ≥，
2)(P Clock isu(SDRAM)DDATO ，T t t −+，
uicc(8)
由(7)，(8)式，可推导出
+
−−−++−2)(2
根雕制作技术
)()ih(SDRAM ACC P Clock D Clock P Clock isu(SDRAM)DDATO oh(SDRAM)ih(DSP)t t T t T t t t t ，，，≤≤
．2)(isu(DSP)oh(DSP)t t −
(9)
可见，时钟线迹的延时必须在一定范围内波动，才能满足DSP 与SDRAM 间数据交换的时序要求，不能太长也不能太短．较短的延时可以增加读建立时间，却缩短了读保持时间．另外，一旦时钟线迹的延时确定（即时钟走线确定），则数据线的延时必须同时满足读写的时序要求，才能保证正确的读写． 2.2 时序关系在本系统中的应用
该系统设计中DSP 采用ADI 公司的ADSP21161芯片，SDRAM 采用MICRON 公司的MT48LC4M16B2-75芯片．DSP 与SDRAM 间的数据交换速率可达100 MHz b/s ，是PCB 设计关注的重点．为保证系统能正常、可靠和稳定地工作，必需进行布线前时序仿真．MT48LC4M16B2-75芯片和ADSP21161芯片的参数如下：ns 8.2isu(DSP)=t ，ns 0.3ih(DSP)=t ，ns 2.1oh(DSP)=t ，ns 5.1isu(SDRAM)=t ，ns 8.0ih(SDRAM)=t ，ns 2.2oh(SDRAM)=t ，ns 10P Clock =，t ，ns 3.7ACC =t ，ns 5.7DDATO =t ．
将上述参数代入(9)式可得
ns 8.0ns 0D Clock ≤≤，t ．
根据实际布局情况取ns 5.0D Clock =，t ，则由不等式(1)∼(4)得ns 7.0ns 3.0D Data ≤≤，t ．
任取D16-47中的一根数据线D35，分别取
ns 7.0ns 5.0ns 3.0D Clock ，，
，=t 做读写扫描仿真，结果如图6所示．其中(a)，(c)，(e)分别为ns 7.0ns 5.0ns 3.0D Clock ，，，=t 时数据线D35的读波形，(b)，(d)，(f)分别为ns 7.0ns 5.0ns 3.0D Clock ，，，=t 时数据线D35的写波形．
可见在ns 7.0ns 3.0D Data <<，t 范围内数据的读写波形符合完整性要求．把ns 7.0ns 3.0D Data ≤≤，t 作为D40的布线拓扑规则加到Dd16-47进行规则驱动下的布线，布线后D16-47的延时见图7，由图7可知，ns 3282.0D(min)Data =，t ，ns 6090.0D(max)Data =，t ，能够满足ns 7.0ns 3.0D Data ≤≤，t 的要求．制板后用
示波器观察到的数据线D35的读波形如图8所示．
图7 布线后数据线的传输延时分析图片
图6 数据线D35的仿真波形
(b)
(a)
(c)
(d)
(e)
(f)
图8 制板后用示波器观察到的数据线D35的读波形
信号完整性问题和由布线延时引起的时序问题，是高速系统板级实现需要着重解决的问题，利用Cadence/SpecctraQuest仿真软件进行板前和板后仿真，是解决这些问题的有效方法．
参考文献：
[1] 杨小牛，楼才义，徐建良．软件无线电原理与应用[M]．北
京：电子工业出版社，2002．100∼159．
[2] 曾峰，侯亚宁，曾凡雨．印制电路板（PCB）设计与制
作[M]．北京：电子工业出版社，2002．85∼107．[3] Johnson H W．High-Speed Digital Design[M]．Prentice
玻璃钢料塔Hall PTR，1993．97∼121．
〔责任编辑 张继金〕
Analysis of Signal Integrity and Propagation Delay
in High-Speed PCB Design
FENG Zhi-yu
（University of Electronic Science and Technology of China, Chengdu Sichuan 610054, China）
Abstract: In the high-speed PCB design, the main problems are signal integrity and time sequence caused by propagation delay. We can find out and solve these problems, when simulating high speed signal line in virtue of Cadence/SpecctraQuest Before layout and routing trace which helps to shorten the design period.
Key words: signal integrity; time sequence; simulation
（上接第9页）
Note to the Infinitude Calculation of Infinitesimal
MA Ge, SONG Su-luo
（Nanyang Institute of Technology, Nanyang Henan 473004, China）
Abstract: By analyzing and discussing the sum sequence and product sequence of countable infinite
infinitesimal sequence and the sequence of positive infinity power of infinitesimal sequence and positive infinitesimal sequence power of non-negative infinitesimal sequence, the understanding on infinitesimal are deepened.
Key words: infinitesimal; infinite sum; infinite product; infinity power
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