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FPGA_四选一数据选择器

FPGA_四选⼀数据选择器  四选⼀数据选择器真值表：
Verilog代码：
module mux4(en,d0,d1,d2,d3,a,y);
input en,d0,d1,d2,d3;
光纤熔接示意图
input[1:0] a;
output y;
reg y;
always@(d0,d1,d2,d3,a,en)
begin
数据抽取if(en==1'b0)板凳筋
begin
y <= 1'b0;
end
else
case(a)
2'b00: y<=d0;
防盗螺母2'b01: y<=d1;
2'b10: y<=d2;
2'b11: y<=d3;数字模型
高压喷雾器
default: y<=1'b0;
endcase
end
endmodule
仿真结果：

本文发布于:2024-09-24 16:24:28，感谢您对本站的认可！

本文链接：https://www.17tex.com/tex/3/278073.html

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标签：数据   选择器   示意图   防盗   熔接   螺母   光纤
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