存储器单元阵列下方的多路复用器的制作方法

1.本公开大体上涉及存储器装置，且更具体地说，涉及存储器单元阵列下方的多路复用器。

背景技术：

2.存储器通常实施于例如计算机、蜂窝电话、手持式装置等的电子系统中。存在许多不同类型的存储器，包含易失性和非易失性存储器。易失性存储器可需要电力来维持其数据，且可包含随机存取存储器(ram)、动态随机存取存储器(dram)、静态随机存取存储器(sram)和同步动态随机存取存储器(sdram)。非易失性存储器可通过在未供电时保持所存储数据来提供持久性数据，且可包含nand快闪存储器、nor快闪存储器、氮化物只读存储器(nrom)、相变存储器(例如相变随机存取存储器)、电阻式存储器(例如电阻式随机存取存储器)、交叉点存储器、铁电随机存取存储器(feram)等。
3.随着设计规则缩减，更少的半导体空间可用于制造包含dram阵列的存储器。用于dram的相应存储器单元可包含具有通过沟道区分隔开的第一和第二源极/漏极区的存取装置(例如，晶体管)。栅极可与沟道区相对且通过栅极介电质与沟道区分隔开。此项技术中有时称为字线的存取线电连接到dram单元的栅极。dram单元可包含例如电容器单元等存储节点，其通过存取装置耦合到感测线，所述感测线在此项技术中有时称为数字线。存取装置可通过耦合到存取晶体管的存取线激活(例如用以选择单元)。电容器可存储对应于相应单元的数据值(例如逻辑“1”或“0”)的电荷。

技术实现要素：

4.根据本公开的一个实施例，提供一种用于感测存储器单元(110；210-1，...，210-16；310-1，...，310-4；410-1，...，410-(q+7))的存储器装置(651)。所述存储器装置(651)包括：存储器单元阵列(101-1，101-2，...，101-n；653)，其包括：存储器单元的多个竖直堆叠的层(430-1，...，430-p)；相应多个水平存取线(107-1，...，107-b；207-1，...，207-16；407-1，...，407-4)，其耦合到所述多个层中的每一个；以及多个竖直感测线(103-1，...，103-a；203-1，...，203-10；303-1，...，303-4；403-1，...，403-8)，其耦合到所述多个层中的每一个。所述存储器装置(651)进一步包括所述阵列下方的半导体，其包括多个多路复用器(232-1，...，232-16；332-1，...，332-4；432-1，...，432-4)，所述多个多路复用器各自耦合到所述多个竖直感测线中的相应竖直感测线且耦合到相应水平感测线(222-1-1，222-1-2，...，222-4-1，222-4-2；322-1-1，322-1-2，...，322-4-1，322-4-2；422-1，422-2)。所述所述存储器装置(651)还包括多个感测放大器(226-1，...，226-4；326-1，...，326-4)，其各自耦合到相应对的水平感测线(222-1-1，222-1-2，...，222-4-1，222-4-2；322-1-1，322-1-2，...，322-4-1，322-4-2；422-1，422-2)。
5.根据本公开的另一实施例，提供一种用于感测存储器单元(110；210-1，...，210-16；310-1，...，310-4；410-1，...，410-(q+7))的存储器装置(651)。所述存储器装置(651)
包括：阵列存储器单元(101-1，101-2，...，101-n；653)，其包括存储器单元的多个竖直堆叠层(430-1，...，430-p)，所述存储器单元的多个竖直堆叠层耦合到多个水平存取线(107-1，...，107-b；207-1，...，207-16；407-1，...，407-4)且耦合到多个竖直感测线(103-1，...，103-a；203-1，...，203-10；303-1，...，303-4；403-1，...，403-8)。所述存储器装置(651)进一步包括：形成于所述阵列下方的半导体电路，其包括：多个多路复用器(232-1，...，232-16；332-1，...，332-4；432-1，...，432-4)，其形成于存储器单元的所述多个竖直堆叠层的下方，所述多个多路复用器中的每一个耦合到所述多个竖直感测线中的相应一个；以及多对水平感测线(222-1-1，222-1-2，...，222-4-1，222-4-2；322-1-1，322-1-2，...，322-4-1，322-4-2；422-1，422-2)，其耦合到所述多个多路复用器。所述存储器装置(651)还包括：形成于所述阵列外部的半导体电路，其包括多个感测放大器(226-1，...，226-4；326-1，...，326-4)，所述多个感测放大器各自耦合到所述多对水平感测线中的相应一个。所述存储器装置(651)进一步包括：控制电路(652)，其经配置以为了感测耦合到所述多个水平存取线中的第一水平存取线(107-1，...，107-b；207-1，...，207-16；407-1，...，407-4)的所述存储器单元而致使所述多个多路复用器的第一部分将所述多个竖直感测线的第一部分电耦合到所述多对水平感测线中的每一对中的第一个，其中所述多个竖直感测线的所述第一部分耦合到所述多个水平存取线中的所述第一水平存取线。
6.根据本公开的又一实施例，提供一种感测阵列(101-1，101-2，...，101-n；653)中的存储器单元(110；210-1，...，210-16；310-1，...，310-4；410-1，...，410-(q+7))的方法。所述方法包括：在耦合到存储器单元的多个竖直堆叠层(430-1，...，430-p)中的每一个的相应多个水平存取线(107-1，...，107-b；207-1，...，207-16；407-1，...，407-4)当中，激活耦合到所述存储器单元的特定水平存取线(107-1，...，107-b；207-1，...，207-16；407-1，...，407-4)。所述方法还包括：经由所述阵列下方的半导体中的第一多路复用器(232-1，...，232-16；332-1，...，332-4；432-1，...，432-4)将第一竖直感测线(103-1，...，103-a；203-1，...，203-10；303-1，...，303-4；403-1，...，403-8)电耦合到第一水平感测线(222-1-1，222-1-2，...，222-4-1，222-4-2；322-1-1，322-1-2，...，322-4-1，322-4-2；422-1，422-2)，其中所述第一竖直感测线耦合到所述存储器单元。所述方法进一步包括：经由所述电路中的第二多路复用器(232-1，...，232-16；332-1，...，332-4；432-1，...，432-4)将第二竖直感测线(103-1，...，103-a；203-1，...，203-10；303-1，...，303-4；403-1，...，403-8)电耦合到第二水平感测线(222-1-1，222-1-2，...，222-4-1，222-4-2；322-1-1，322-1-2，...，322-4-1，322-4-2；422-1，422-2)，其中所述第二竖直感测线未耦合到所述存储器单元。所述方法进一步包括：用耦合到所述第一水平感测线和所述第二水平感测线的差分感测放大器感测所述存储器单元，其中所述差分感测放大器水平邻近于存储器单元的所述多个竖直堆叠层。
附图说明
7.图1是根据本公开的若干实施例的竖直三维(3d)存储器的一部分的示意性图示。
8.图2a是根据本公开的若干实施例的3d存储器的一部分的第一平面视图。
9.图2b是根据本公开的若干实施例的3d存储器的一部分的第二平面视图。
10.图2c是根据本公开的若干实施例的3d存储器的一部分的第三平面视图。
11.图3是根据本公开的若干实施例的竖直3d存储器的一部分的俯视图。
12.图4是根据本公开的若干实施例的竖直3d存储器的一部分的图式。
13.图5是根据本公开的若干实施例的竖直感测线多路复用器的示意性图示。
14.图6是根据本公开的若干实施例的设备的框图。
具体实施方式
15.本公开的实施例描述存储器单元阵列下方的多路复用器。根据本公开的若干实施例的竖直三维(3d)存储器(例如，3d-dram)可包含由存储器单元的竖直堆叠层构成的存储器单元阵列。经由延行通过存储器单元层的竖直感测线和在存储器单元的相应层内延行的水平存取线来控制和/或存取存储器单元。水平存取线可经由阶梯连接耦合到若干存取线驱动器，进而经由相应水平存取线向竖直感测线的子组提供电力。竖直感测线可耦合到形成于阵列下方的相应水平感测线。水平感测线可耦合到阵列外部的相应感测放大器。竖直感测线可各自经由相应多路复用器耦合到相应水平感测线，所述相应多路复用器允许针对读取和写入操作以及其它操作来激活和/或去活个别竖直感测线。
16.本公开的实施例提供形成于存储器单元阵列(例如，存储器单元的竖直堆叠层的阵列)下方的简化电路。在至少一个实施例中，形成于阵列下方的电路可通过不包含感测放大器来简化，所述感测放大器可改为位于阵列外部和/或水平邻近于阵列。此类简化电路可占用阵列下方的较少空间，这将使更多竖直空间可用于在阵列内形成存储器单元。因此，本公开的实施例可增加存储器单元的竖直堆叠层的阵列的单元存储密度(例如，特定空间/体积内的存储器单元的数量)。
17.如本文所使用，除非上下文另外明确规定，否则单数形式“一(a)”、“一个(an)”和“所述”包含单个和多个指示物。此外，贯穿本技术以许可的意义(即，有可能、能够)，而非以强制性的意义(即，必须)使用单词“可”。术语“包含”和其派生词意指“包含但不限于”。术语“耦合”意指直接或间接连接。
18.本文中的图遵循编号定则，其中第一一或多个数字对应于图号，且剩余的数字标识图式中的元件或组件。可通过使用类似数字来识别不同图之间的类似元件或组件。举例来说，103可表示图1中的元件“03”，且相似元件可在图2中表示为203。可使用连字符和额外数字或字母提及图内的类似元件。可在没有连字符和额外数字或字母的情况下大体上提及这类类似元件。举例来说，图1中的元件103-1、103-2、103-a可以统称为103。如本文所使用，指定符“a”、“b”、“q”、“p”和“n”，尤其是关于图中的附图标号，指示可包含数个如此指定的特定特征。如应了解，可添加、交换和/或去除本文中的各种实施例中展示的元件，从而提供本公开的多个额外实施例。另外，如应了解，图式中所提供的元件的比例和相对标度意图说明本发明的某些实施例，且不应以限制性意义理解。
19.图1是根据本公开的若干实施例的竖直3d存储器的一部分的示意性图示。图1说明根据本公开的实施例的示出3d半导体存储器装置的一部分的单元阵列的电路图。图1说明单元阵列可具有多个子单元阵列101-1、101-2、...、101-n。子单元阵列101-1、101-2、...、101-n可具有各种配置。举例来说，子单元阵列101-1、101-2、...、101-n可沿着第二方向(d2)105布置。子单元阵列101-2中的每一个可包含多个存取线107-1、107-2、...、107-b(也可称为字线)。另外，子单元阵列101-2中的每一个可包含多个感测线103-1、103-2、...、
103-a(其还可称为位线、数据线或数字线)。在图1中，存取线107-1、107-2、...、107-b示出在第一方向(d1)109上延伸，且感测线103-1、103-2、...、103-a示出在第三方向(d3)111上延伸；然而，实施例不受如此限制。可将第一方向(d1)109和第二方向(d2)105视为处于水平(“x-y”)平面中。可将第三方向(d3)111视为处于竖直(“z”)平面中。因此，根据本文所描述的若干实施例且如图1中所图示，感测线103-1、103-2、、...、103-a在竖直方向(第三方向(d3)111)上延伸；然而，实施例不受如此限制。举例来说，根据本文所描述的若干实施例，感测线103-1、103-2、...、103-a可在水平方向(方向(d1)109)上延伸。
20.如所提到，实施例不限于图1的示意性图示。一或多个实施例规定：感测线103-1、103-2、...、103-a可在第一方向(d1)109上延伸，且存取线107-1、107-2、...、107-b可在第三方向(d3)111上延伸。因此，一或多个实施例规定：感测线103-1、103-2、...、103-a可在水平方向上延伸，且存取线107-1、107-2、...、107-b在竖直方向上延伸。
21.存储器单元110可包含位于每一存取线107-1、107-2、...、107-b和每一感测线103-1、103-2、...、103-a的相交点处的存取装置(例如，晶体管)和存储节点。可使用存取线107-1、107-2、...、107-b和感测线103-1、103-2、...、103-a对存储器单元进行写入或读取。如图1所示，存取线107-1、107-2、...、107-b可以导电方式互连沿着每一子单元阵列101-1、101-2、...、101-n的水平行的存储器单元，且感测线103-1、103-2、...、103-a可以导电方式互连沿着每一子单元阵列101-1、101-2、...、101-n的竖直列的存储器单元。一个存储器单元110可位于一个存取线107-2与一个感测线103-2之间。每一存储器单元可通过存取线107-1、107-2、...、107-b和感测线103-1、103-2、...、103-a的组合唯一地寻址。
22.存取线107-1、107-2、...、107-b可为或包含安置在衬底上且与衬底间隔开的导电图案(例如，金属线)。如图1所示，存取线107-1、107-2、...、107-b可在第一方向(d1)109上延伸。一个子单元阵列101-2中的存取线107-1、107-2、...、107-b可在竖直方向(第三方向(d3)111)上彼此间隔开。然而，实施例不受此限制。
23.感测线103-1、103-2、...、103-a可为或包含相对于衬底如图1所示在竖直方向(第三方向(d3)111)上延伸的导电图案(例如，金属线)。一个子单元阵列101-2中的感测线可在第一方向(d1)109上彼此间隔开。然而，实施例不受此限制。
24.存储器单元110的栅极可连接到存取线107-2，且存储器单元110的存取装置(例如，晶体管)的第一导电节点(例如，第一源极/漏极区)可连接到感测线103-2。存储器单元110中的每一个可连接到存储节点(例如，电容器)。存储器单元110的存取装置(例如，晶体管)的第二导电节点(例如，第二源极/漏极区)可连接到存储节点(例如，电容器)。虽然本文中使用第一和第二源极/漏极区参考来表示两个单独且不同的源极/漏极区，但并不希望被称为“第一”和/或“第二”源极/漏极区的源极/漏极区具有某一独特含义。仅希望源极/漏极区中的一个连接到感测线103-2且另一个可连接到存储节点。
25.图2a是根据本公开的若干实施例的3d存储器的一部分的第一视图。图2a中的视图示出3d存储器的一部分，包含3d存储器的包含水平感测线222和感测放大器226的底部部分的横截面图以及3d存储器的包含存储器单元210和水平存取线207的另一底部部分的横截面图。图2a中在分别对应于如结合图1所示的第一方向109(d1)和第二方向105(d2)的第一方向209(d1)和第二方向205(d2)上示出的3d存储器的部分。
26.图2a说明分别耦合到水平存取线207的存储器单元210。举例来说，存储器单元
210-1、210-2、210-3、210-4耦合到水平存取线207-1；存储器单元210-5、210-6、210-7、210-8耦合到水平存取线207-2；存储器单元210-9、210-10、210-11、210-12耦合到水平存取线207-3；以及存储器单元210-13、210-14、210-15、210-16耦合到水平存取线207-4。图2a说明分别耦合到感测放大器226的成对的水平感测线222，其形成于存储器单元的竖直堆叠层的阵列外部(和/或水平邻近于阵列定位)。举例来说，所述成对的水平感测线222-1(水平感测线222-1-1和222-1-2)耦合到感测放大器226-1；所述成对的水平感测线222-2(水平感测线222-2-1和222-2-2)耦合到感测放大器226-2；所述成对的水平感测线222-3(水平感测线222-3-1和222-3-2)耦合到感测放大器226-3；以及所述成对的水平感测线222-4(水平感测线222-4-1和222-4-2)耦合到感测放大器226-4。
27.此外，存储器单元210经由相应多路复用器232耦合到水平感测线222。举例来说，存储器单元210-4和210-12分别经由多路复用器232-1和232-3耦合到水平感测线222-1-1；存储器单元210-8和210-16分别经由多路复用器232-2和232-4耦合到水平感测线222-1-2；存储器单元210-3和210-11分别经由多路复用器232-11和232-5耦合到水平感测线222-2-1；存储器单元210-7和210-15分别经由多路复用器232-12和232-6耦合到水平感测线222-2-2；存储器单元210-2和210-10分别经由多路复用器232-13和232-7耦合到水平感测线222-3-1；存储器单元210-6和210-14分别经由多路复用器232-14和232-8耦合到水平感测线222-3-2；存储器单元210-1和210-9分别经由多路复用器232-15和232-9耦合到水平感测线222-4-1；以及存储器单元210-5和210-13分别经由多路复用器232-16和232-10耦合到水平感测线222-4-2。
28.每一水平存取线207耦合到相应水平存取线驱动器228，所述水平存取线驱动器在此项技术中可称为子字线驱动器。虽然示出为单个元件，但水平存取线驱动器228可包含多个水平存取线驱动器且驱动器中的每一个可耦合到相应水平存取线207。水平存取线驱动器228可耦合到电力供应器，例如正电力供应器。
29.如图2a进一步所示，水平存取线在方向209(d1)上延伸，且成对的水平感测线222在方向205(d2)上延伸。虽然图2a中未图示(但在图2b和图2c中示出)，所述成对的水平感测线222进一步分别耦合到在方向211上延伸的竖直感测线203。
30.图2b是根据本公开的若干实施例的3d存储器的一部分的第二平面视图。图2b中的平面视图在分别对应于如结合图1示出的第三方向111(d1)和第二方向105(d2)的第三方向211(d3)和第二方向205(d2)上示出3d存储器的一部分的横截面。
31.如图2b中所图示，竖直堆叠存储器单元210分别耦合到竖直感测线203-1到203-4。举例来说，包含存储器单元210-4(和竖直地堆叠在存储器单元210-4上的那些存储器单元)的存储器单元耦合到竖直感测线203-1；包含存储器单元210-8(和竖直地堆叠在存储器单元210-8上的那些存储器单元)的存储器单元耦合到竖直感测线203-2；包含存储器单元210-12(和竖直地堆叠在存储器单元210-12上的那些存储器单元)的存储器单元耦合到竖直感测线203-3；以及包含存储器单元210-16(和竖直地堆叠在存储器单元210-16上的那些存储器单元)的存储器单元耦合到竖直感测线203-4。
32.如图2b进一步所示，存储器单元210耦合到相应水平存取线207。举例来说，存储器单元210-4、210-8、210-12和210-16分别耦合到水平存取线207-1、207-2、207-3和207-4。
33.图2b进一步说明耦合到相应对的水平感测线且形成于竖直堆叠存储器单元的阵
列下方的多路复用器232。如图2b中所图示，多路复用器232-1到232-3耦合到水平感测线222-1-1(类似于图2a所示的水平感测线222-1-1)。虽然图2b中未详细示出，但多路复用器232-2和232-4耦合到所述对中的不同一个，例如水平感测线222-1-2。此外，多路复用器232-1、232-2、232-3和232-4分别耦合到竖直感测线203-1、203-2、203-3和203-4。控制电路(例如，图6所示的控制电路652)可致使多路复用器232将竖直感测线203电耦合到相应水平感测线222/从相应水平感测线222去耦。举例来说，多路复用器232-1和232-3可操作以将竖直感测线203-1和203-3电耦合到水平感测线222-1-1/从水平感测线222-1-1去耦。
34.图2c是根据本公开的若干实施例的3d存储器的一部分的第三平面视图。图2c中的平面视图在分别对应于如结合图1示出的第三方向111(d3)和第一方向109(d1)的第三方向211(d3)和第一方向209(d1)上示出3d存储器的一部分的横截面。
35.如图2c中所图示，竖直堆叠存储器单元210分别耦合到水平存取线207和竖直感测线203。举例来说，存储器单元210-12、210-11、210-10和210-9(和竖直地堆叠在存储器单元210-12、210-11、210-10和210-9上的那些存储器单元)分别耦合到水平存取线中的一个(例如，水平存取线207-3)且耦合到竖直感测线203-3、203-5、203-7和203-9。此外，举例来说，存储器单元210-16、210-15、210-14和210-13(和竖直地堆叠在存储器单元210-16、210-15、210-14和210-13上的那些存储器单元)分别耦合到水平存取线207-4且耦合到竖直感测线203-4、203-6、203-8和203-10。如图2c进一步所示，水平存取线207(包含水平存取线207-4和竖直地堆叠在水平存取线207-4上的那些水平存取线)和水平存取线驱动器228经由阶梯连接215耦合。
36.此外，如图2c中所示，竖直感测线203-3到203-10分别耦合到多路复用器232-3、232-4、232-5、232-6、232-7、232-8、232-9和232-10。举例来说，竖直感测线203-3和204-4分别耦合到多路复用器232-3和232-4；竖直感测线203-5和203-6分别耦合到多路复用器232-5和232-6；竖直感测线203-7和203-8分别耦合到多路复用器232-7和232-8；以及竖直感测线203-9和203-10分别耦合到多路复用器232-9和232-10。
37.每一多路复用器可操作以将竖直感测线203耦合/去耦到相应水平感测线222。举例来说，多路复用器232-3操作以将竖直感测线203-3耦合到所述对水平感测线222-1-1中的一个/从其去耦；多路复用器232-4操作以将竖直感测线203-4耦合到所述对水平感测线222-1-2中的另一个/从其去耦；多路复用器232-5操作以将竖直感测线203-5耦合到所述对水平感测线222-2-1中的一个/从其去耦；多路复用器232-6操作以将竖直感测线203-6耦合到所述对水平感测线222-2-2中的另一个/从其去耦；多路复用器232-7操作以将竖直感测线203-7耦合到所述对水平感测线222-3-1中的一个/从其去耦；多路复用器232-8操作以将竖直感测线203-8耦合到所述对水平感测线222-3-2中的另一个/从其去耦；多路复用器232-9操作以将竖直感测线203-9耦合到所述对水平感测线222-4-1中的一个/从其去耦；以及多路复用器232-10操作以将竖直感测线203-10耦合到所述对水平感测线222-4-2中的另一个/从其去耦。
38.图3是根据本公开的若干实施例的竖直3d存储器321的一部分的俯视图。图3所示的存储器单元310表示位于同一层(例如，结合图4示出的层430中的一个)上的存储器单元。
39.图3所示的存储器单元310分别耦合到竖直感测线303。举例来说，存储器单元310-1、310-2、310-3和310-4分别耦合到竖直感测线303-1、303-2、303-3和303-4，所述竖直感测
线进一步分别耦合到多路复用器332-1、332-2、332-3和332-4。虽然在图3中未示出，但存储器单元310-1、310-2、310-3和310-4耦合到同一水平存取线307。耦合到同一水平存取线307的存储器单元310可作为单元一起存取。举例来说，控制电路(例如，图6所示的控制电路652)可致使多路复用器332-1到332-4将(存储器单元310-1到310-4耦合到的)相应竖直感测线电耦合到每一对水平感测线中的一个，例如水平感测线322-1-1、322-2-1、322-3-1和322-4-1，以允许对存储器单元310-1到310-4的存取。
40.如图3进一步所示，每一对水平感测线322耦合到相应感测放大器326，所述感测放大器形成于存储器单元的竖直堆叠层的阵列外部(和/或水平邻近于阵列定位)。举例来说，所述对水平感测线322-1-1和322-1-2耦合到感测放大器326-1；所述对水平感测线322-2-1和322-2-2耦合到感测放大器326-2；所述对水平感测线322-3-1和322-3-2耦合到感测放大器326-3；以及所述对水平感测线322-4-1和322-4-2耦合到感测放大器326-4。感测放大器326可为差分感测放大器，且经配置以测量(感测存储器单元的数据状态)相应对的两个水平感测线之间的差分电压。举例来说，为了感测存储器单元310-1的数据状态，控制电路(例如，图6所示的控制电路652)可致使多路复用器332-1和332-5将竖直感测线303-1和303-5分别电耦合到水平感测线322-1-1和322-1-2，激活耦合到存储器单元310-1的存取线驱动器，且致使感测放大器326-1感测水平感测线322-1-1与322-1-2之间的差分电压。结合图4描述感测放大器326和多路复用器332相对于水平感测线322如何操作的另外细节。
41.虽然实施例不受如此限制，但例如竖直感测线303等竖直感测线可彼此间隔开特定距离，例如695纳米(nm)。此外，每一对的水平感测线可彼此间隔开特定大小，例如60nm，且一对水平感测线可与不同对的水平感测线间隔开60nm，但实施例不受如此限制。
42.感测放大器326可耦合到成对的水平感测线322的两个末端中的任一个。举例来说，感测放大器326-1和326-3分别耦合到成对的水平感测线322-1和322-3的一个末端，而感测放大器326-2和326-4分别耦合到成对的水平感测线322-2和322-4的相对末端，如图3中所图示。虽然实施例不受如此限制，但例如感测放大器336中的至少一个的感测放大器可在d2方向(例如，如图2b中所图示的第二方向(d2)205)上延行4.6微米(μm)，且在d1方向(例如，如图2a中所图示的第一方向(d1)209)上延行1μm。虽然在图3中未图示，但存取线驱动器也可耦合到水平存取线307中的每一个的两个末端中的任一个。
43.图4是根据本公开的若干实施例的竖直3d存储器的一部分的图式。图4所示的竖直3d存储器类似于图1到3中示出的存储器，但是从不同视角示出且具有不同细节水平。示出阵列中的存储器单元的多个竖直堆叠层430-1、430-2、...430-p的一部分。层430在第三方向411(d3)上竖直地堆叠。例如竖直感测线403-1到403-8等多个竖直感测线也在第三方向411(d3)上延行通过层430。每一竖直感测线403耦合到每一层430中的一个存储器单元410。
44.每一层430-1、430-2、...、430-p可包含耦合到相应水平存取线的存储器单元，所述相应水平存取线平行于彼此各自沿着第一方向409(d1)延行。作为实例，如图4中所图示，层430-1包含存储器单元410-1和410-5(分别耦合到水平存取线407-1以及竖直感测线403-1和403-5)，且存储器单元410-2和410-6(分别耦合到水平存取线407-2以及竖直感测线403-2和403-6)，存储器单元410-3和410-7(分别耦合到水平存取线407-3以及竖直感测线403-3和403-7)，且存储器单元410-4和410-8(分别耦合到水平存取线407-4以及竖直感测线403-4和403-8)。类似地，层430-2可包含存储器单元410-9和410-13(分别耦合到同一水
平存取线以及竖直感测线403-1和403-5)，410-10和410-14(分别耦合到同一水平存取线以及竖直感测线403-2和403-6)，410-11和410-15(分别耦合到同一水平存取线以及竖直感测线403-3和403-7)，以及410-12和410-16(分别耦合到同一水平存取线以及竖直感测线403-4和403-8)。类似地，层430-p可包含410-q和410-(q+4)(分别耦合到同一水平存取线以及竖直感测线403-1和403-5)，410-(q+1)和410-(q+5)(分别耦合到同一水平存取线以及竖直感测线403-2和403-6)，410-(q+2)和410-(q+6)(分别耦合到同一水平存取线以及竖直感测线403-3和403-7)，以及410-(q+3)和410-(q+7)(分别耦合到同一水平存取线以及竖直感测线403-4和403-8)，如图4中所图示。此外，每一层430与在第三方向411(d3)上延行的多个竖直感测线403相交。
45.如图4进一步所示，竖直感测线403-1到403-4经由形成于竖直堆叠存储器单元阵列下方的相应多路复用器432-1到432-4耦合到一对水平感测线422-1和422-2中的相应一个。举例来说，如图4中所图示，竖直感测线403-1和403-3分别经由多路复用器432-1和432-3耦合到水平感测线422-1，且竖直感测线403-2和403-4分别经由多路复用器432-2和432-4耦合到水平感测线422-2。如结合图4所示，竖直感测线403包含沿着所述对水平感测线422的交替竖直感测线。
46.多路复用器432-1可操作以将竖直感测线403-1电耦合到水平感测线422-1/从其去耦(使得可存取存储器单元410-1、410-9和410-q中的一个)；多路复用器432-2可操作以将竖直感测线403-2电耦合到水平感测线422-2/从其去耦(使得可存取存储器单元410-2、410-10和410-(q+1)中的一个)；多路复用器432-3可操作以将竖直感测线403-3电耦合到水平感测线422-1/从其去耦(使得可存取存储器单元410-3、410-11和410-(q+2)中的一个)；以及多路复用器432-4可操作以将竖直感测线403-4电耦合到水平感测线422-2/从其去耦(使得可存取存储器单元410-4、410-12和410-(q+3)中的一个)。
47.如本文所描述，每一多路复用器可操作以将竖直感测线电耦合到相应水平感测线/从相应水平感测线去耦。虽然图4中未图示，但一对水平感测线422-1和422-2可耦合到感测放大器(例如，图3所示的感测放大器326)。为了感测存储器单元，控制电路(例如，图6所示的控制电路652)可致使彼此邻近且耦合到一对水平感测线422的两个多路复用器将(待感测存储器单元耦合到的)一个竖直感测线电耦合到成对水平感测线中的一个且将另一竖直感测线电耦合到所述对水平感测线中的不同一个。举例来说，为了感测存储器单元410-1，控制电路可致使多路复用器432-1将竖直感测线403-1电耦合到水平感测线422-1，且致使多路复用器432-2将竖直感测线403-2电耦合到水平感测线422-1，同时致使其余多路复用器432-3和432-4将其余竖直感测线(例如，竖直感测线403-3和403-4)从相应水平感测线422-1和422-2去耦。控制电路可进一步激活存取线驱动器(例如，结合图2示出的存取线驱动器228)以对水平存取线407-1提供正电力供应，其将进一步经由水平感测线422-1和422-2将差分电压(例如，竖直感测线403-1与403-2之间的电压差)提供到感测放大器。
48.图5是根据本公开的若干实施例的竖直感测线多路复用器532的示意性图示。多路复用器532可形成于包括存储器单元的多个竖直堆叠层的存储器单元阵列下方，例如图4所示。所述阵列可包含耦合到存储器单元层的多个竖直感测线，例如图4所示的竖直感测线403。每一竖直感测线可耦合到相应多路复用器。针对一组竖直感测线，相应多路复用器用以选择和/或不选择(电耦合/去耦)竖直感测线到/从水平感测线，例如图4所示的水平感测
线422。
49.多路复用器532可包含第一晶体管549-1和第二晶体管549-2。第一晶体管549-1可具有第一端子545-1，其耦合到竖直感测线503和第二晶体管549-2的第一端子545-2。第一晶体管549-1可具有耦合到水平感测线522的第二端子525-1。第二晶体管549-2可具有耦合到竖直沟道547(例如，“dvc2”)的第二端子525-2。
50.多路复用器532可经配置以使得第一晶体管549-1的去活和第二晶体管549-2的激活致使相应竖直感测线503电耦合到竖直沟道547。为了去活第一晶体管549-1或第二晶体管549-2，第一信号(“vss”)可施加到第一晶体管549-1的栅极541-1或第二晶体管549-2的栅极541-2。为了激活第一晶体管549-1，第二信号(“veq”)可施加到第一晶体管549-1的栅极541-1。为了激活第二晶体管549-2，第三信号(“vdd”)可施加到第二晶体管549-2的栅极541-2。多路复用器532可经配置以使得第一晶体管549-1的激活和第二晶体管549-2的去活致使相应竖直感测线503电耦合到水平感测线522。
51.在至少一个实施例中，第一晶体管549-1和第二晶体管549-2包括n型金属氧化物半导体(nmos)晶体管。多路复用器532可形成为阵列电路下方的半导体，其有时称为阵列下方互补金属氧化物半导体(cmos)(cua)电路。然而，对于其中多路复用器532的两个晶体管都是nmos晶体管的实施例，电路可被称为阵列下方nmos电路。形成为阵列下方nmos的多路复用器532与多路复用器532形成为阵列下方cmos的情况相比占用更少空间。根据本公开的至少一个实施例，形成为阵列下方nmos的多路复用器532能够直接配合于相应竖直感测线503下方，使得阵列中的每一竖直感测线503可具有形成于其下方的nmos多路复用器532，而不会牺牲在使用cmos多路复用器的情况下原本将需要的空间。cmos多路复用器的使用对于当前制造工艺中的给定特征宽度将是不可行的，因为cmos多路复用器无法配合在给定尺寸内。
52.图6是根据本公开的若干实施例的设备的框图。图6是根据本公开的若干实施例的呈包含存储器装置651的计算系统650形式的设备的框图。如本文中所使用，举例来说，存储器装置651、存储器阵列653和/或主机602也可分别地视为“设备”。根据实施例，根据本文描述的实施例，存储器装置602可包括至少一个存储器阵列653，其具有形成为具有数字线和主体接触区的存储器单元。
53.在此实例中，系统650包含经由接口654耦合到存储器装置651的主机602。接口654可在存储器装置651与主机602之间传递控制、地址、数据和其它信号。所述接口可包含命令总线(例如，耦合到控制电路652)、地址总线(例如，耦合到地址电路606)，和数据总线(例如，耦合到输入/输出(i/o)电路657)。在一些实施例中，命令总线和地址总线可包括共同命令/地址总线。在一些实施例中，命令总线、地址总线和数据总线可为共同总线的部分。命令总线可在主机602与控制电路652之间传递信号，例如用于时序的时钟信号、复位信号、芯片选择、奇偶校验信息、警报等。地址总线可在主机602与地址电路606之间传递信号，例如用于存储器操作的存储器阵列653中的存储器排组的逻辑地址。接口654可为采用合适的协议的物理接口。此协议可为定制的或专用的，或接口可采用标准化协议，例如外围组件互连高速(pcie)、gen-z互连、加速器(ccix)的高速缓存相干互连等。在一些情况下，控制电路652为寄存器时钟驱动器(rcd)，例如rdimm或lrdimm上采用的rcd。
54.计算系统650可为个人膝上型计算机、台式计算机、数码相机、移动电话、存储卡读
卡器，或启用物联网(iot)的装置，以及各种其它类型的系统。主机602可包含能够存取存储器651的若干处理资源(例如，一或多个处理器、微处理器或某一其它类型的控制电路)。系统650可包含单独的集成电路，或主机602与存储器装置651两者可在同一集成电路上。举例来说，主机602可为包括多个存储器装置651的存储器系统的系统控制器，其中系统控制器652提供例如中央处理单元(cpu)等另一处理资源对相应存储器装置651的存取。
55.在图6中展示的实例中，主机602负责执行操作系统(os)和/或各种应用程序(例如，过程)，所述操作系统和/或应用程序可(例如，经由控制器652从存储器装置651)加载到所述主机上。可通过将用以存取包括os和/或各种应用程序的数据的存取命令从主机602提供到存储器装置651来从存储器装置651加载os和/或各种应用程序。主机602还可通过将用以检索用于执行os和/或各种应用程序的所述数据的存取命令提供到存储器装置651来存取由os和/或各种应用程序所利用的所述数据。
56.为了清楚起见，已简化系统650以聚焦于与本公开特别相关的特征。存储器阵列653可为包括具有根据本文中所描述的技术形成的数字线和主体接触区的至少一个存储器单元的dram阵列。举例来说，存储器阵列653可为未屏蔽的dl 4f2阵列，例如3d-dram存储器阵列。阵列653可包括以通过存取线(其可在本文中被称为字线或选择线)耦合的行以及由感测线(其可在本文中被称为数字线或数据线)耦合的列布置的存储器单元。虽然在图6中展示单个阵列653，但是实施例不限于此。举例来说，存储器装置651可包含若干阵列653(例如，dram单元的若干排组)。
57.存储器装置651包含地址电路606以锁存通过接口654提供的地址信号。接口可包含例如采用合适的协议(例如数据总线)、地址总线和命令总线，或组合的数据/地址/命令总线的物理接口。此类协议可为定制或专有的，或接口654可采用标准化协议，例如外围组件互连高速(pcie)、gen-z、ccix等。行解码器608和列解码器612接收并解码地址信号以存取存储器阵列653。通过使用感测电路655感测在感测线上的电压和/或电流变化，可从存储器阵列653读取数据。感测电路655可包括例如可读取并锁存来自存储器阵列653的数据页(例如，行)的感测放大器。i/o电路657可用于经由接口654与主机602进行双向数据通信。读取/写入电路613用于将数据写入到存储器阵列653或从存储器阵列653读取数据。作为实例，电路613可包括各种驱动器、锁存电路等。
58.控制电路652对由主机602提供的信号进行解码。信号可为由主机602提供的命令。这些信号可包含芯片启用信号、写入启用信号和地址锁存信号，所述信号用于控制对存储器阵列653执行的操作，所述操作包含数据读取操作、数据写入操作和数据擦除操作。在各种实施例中，控制电路652负责执行来自主机602的指令。控制电路652可包括状态机、定序器和/或某一其它类型的控制电路，其可以硬件、固件或软件或三者的任何组合的形式实施。在一些实例中，主机602可为在存储器装置651外部的控制器。举例来说，主机602可为耦合到计算装置的处理资源的存储器控制器。
59.举例来说，术语半导体可指材料、晶片或衬底，且包含任何基底半导体结构。“半导体”应理解为包含蓝宝石上硅(sos)技术、绝缘体上硅(soi)技术、薄膜晶体管(tft)技术、掺杂和未掺杂半导体、由基底半导体结构支持的外延硅以及其它半导体结构。此外，当在前述描述中参考半导体时，可能已利用先前处理步骤以在基底半导体结构中形成区/接面，且术语半导体可包含含有这些区/接面的基础材料。
60.应认识到，术语竖直解释由于常规制造、测量和/或组装变化引起的自“精确”竖直的变化，且本领域的一般技术人员将知晓术语“垂直”的含义。举例来说，竖直可对应于z方向。如本文中所使用，当特定元件“邻近于”另一元件时，特定元件可覆盖另一元件、可在另一元件上方或横向于另一元件，和/或可与另一元件直接物理接触。举例来说，横向于可指可能垂直于z方向的水平方向(例如y方向或x方向)。
61.虽然已在本文中示出并描述了具体实施例，但所属领域的一般技术人员将了解，经计算以实现相同结果的布置可取代所示出的具体实施例。本公开意图覆盖本公开的各种实施例的修改或变化。应理解，以说明方式而非限制方式进行了以上描述。在查阅以上描述后，以上实施例和本文未具体描述的其它实施例的组合对于所属领域的技术人员来说将显而易见。本公开的各种实施例的范围包含其中使用以上结构及方法的其它应用。因此，本公开的各种实施例的范围应该参考所附权利要求书以及此权利要求书所授予的等效物的完整范围来确定。

技术特征：

1.一种用于感测存储器单元(110；210-1，
…
，210-16；310-1，
…
，310-4；410-1，
…
，410-(q+7))的存储器装置(651)，其包括：存储器单元阵列(101-1，101-2，
…
，101-n；653)，其包括：存储器单元的多个竖直堆叠的层(430-1，
…
，430-p)；相应多个水平存取线(107-1，
…
，107-b；207-1，
…
，207-16；407-1，
…
，407-4)，其耦合到所述多个层中的每一个；以及多个竖直感测线(103-1，
…
，103-a；203-1，
…
，203-10；303-1，
…
，303-4；403-1，
…
，403-8)，其耦合到所述多个层中的每一个；所述阵列下方的半导体，其包括多个多路复用器(232-1，
…
，232-16；332-1，
…
，332-4；432-1，
…
，432-4)，所述多个多路复用器各自耦合到所述多个竖直感测线中的相应竖直感测线且耦合到相应水平感测线(222-1-1，222-1-2，
…
，222-4-1，222-4-2；322-1-1，322-1-2，
…
，322-4-1，322-4-2；422-1，422-2)；以及多个感测放大器(226-1，
…
，226-4；326-1，
…
，326-4)，其各自耦合到相应对的水平感测线(222-1-1，222-1-2，
…
，222-4-1，222-4-2；322-1-1，322-1-2，
…
，322-4-1，322-4-2；422-1，422-2)。2.根据权利要求1所述的存储器装置，其中：所述相应对的第一水平感测线经由所述多个多路复用器的第一子组耦合到所述多个竖直感测线的第一子组；以及所述相应对的第二水平感测线经由所述多个多路复用器的第二子组耦合到所述多个竖直感测线的第二子组。3.根据权利要求2所述的存储器装置，其中竖直感测线的所述第一子组和所述第二子组包括沿着所述对水平感测线的交替竖直感测线。4.根据权利要求1到3中任一权利要求所述的存储器装置，其中：所述多个竖直感测线中的每一个耦合到所述多个层中的每一层中的不同存储器单元(110；210-1，
…
，210-16；310-1，
…
，310-4；410-1，
…
，410-(q+7))；且所述多个感测放大器包括差分感测放大器。5.根据权利要求1到3中任一权利要求所述的存储器装置，其中所述多个多路复用器中的每一个包括相应对的晶体管(549-1，549-2)；其中所述相应对的晶体管经配置以使得：所述相应对的晶体管中的第一个的激活致使相应的所述竖直感测线电耦合到相应的所述水平感测线；且所述相应对的晶体管中的第二个的激活致使相应的所述竖直感测线从相应的所述水平感测线电去耦。6.根据权利要求1到3中任一权利要求所述的存储器装置，其中所述多个多路复用器中的每一个包括n型金属氧化物半导体nmos晶体管。7.根据权利要求1到3中任一权利要求所述的存储器装置，其中所述多个感测放大器水平邻近于所述存储器单元阵列。8.一种用于感测存储器单元(110；210-1，
…
，210-16；310-1，
…
，310-4；410-1，
…
，410-(q+7))的存储器装置(651)，其包括：
阵列存储器单元(101-1，101-2，
…
，101-n；653)，其包括存储器单元的多个竖直堆叠层(430-1，
…
，430-p)，所述存储器单元的多个竖直堆叠层耦合到多个水平存取线(107-1，
…
，107-b；207-1，
…
，207-16；407-1，
…
，407-4)且耦合到多个竖直感测线(103-1，
…
，103-a；203-1，
…
，203-10；303-1，
…
，303-4；403-1，
…
，403-8)；形成于所述阵列下方的半导体电路，其包括：多个多路复用器(232-1，
…
，232-16；332-1，
…
，332-4；432-1，
…
，432-4)，其形成于存储器单元的所述多个竖直堆叠层的下方，所述多个多路复用器中的每一个耦合到所述多个竖直感测线中的相应一个；以及多对水平感测线(222-1-1，222-1-2，
…
，222-4-1，222-4-2；322-1-1，322-1-2，
…
，322-4-1，322-4-2；422-1，422-2)，其耦合到所述多个多路复用器；形成于所述阵列外部的半导体电路，其包括多个感测放大器(226-1，
…
，226-4；326-1，
…
，326-4)，所述多个感测放大器各自耦合到所述多对水平感测线中的相应一个；以及控制电路(652)，其经配置以为了感测耦合到所述多个水平存取线中的第一水平存取线(107-1，
…
，107-b；207-1，
…
，207-16；407-1，
…
，407-4)的所述存储器单元而致使所述多个多路复用器的第一部分将所述多个竖直感测线的第一部分电耦合到所述多对水平感测线中的每一对中的第一个，其中所述多个竖直感测线的所述第一部分耦合到所述多个水平存取线中的所述第一水平存取线。9.根据权利要求8所述的存储器装置，其中所述控制电路经配置以致使所述多个多路复用器的第二部分将所述多个竖直感测线的第二部分从所述多对水平感测线中的每一对中的所述第一个电去耦，其中所述多个竖直感测线的所述第二部分未耦合到所述多个水平存取线中的所述第一水平存取线。10.根据权利要求8所述的存储器装置，其中：所述多个竖直感测线的第二部分耦合到所述多对水平感测线中的每一对中的第二个；且所述控制电路经配置以致使所述多个多路复用器的所述第二部分将所述多个竖直感测线的所述第二部分电耦合到所述多对水平感测线中的每一对中的第二个，其中：所述多个竖直感测线的所述第二部分中的每一个分别邻近于所述多个竖直感测线的所述第一部分中的相应一个定位；且所述多个竖直感测线的所述第二部分未耦合到所述多个水平感测线中的所述第一水平感测线。11.根据权利要求10所述的存储器装置，其中：所述多个多路复用器的第三部分耦合到所述多对水平感测线中的每一对中的所述第二个和所述多个竖直感测线的其余部分；且所述控制电路经配置以致使所述多个多路复用器的所述第三部分将所述多个竖直感测线的所述其余部分从所述多对水平感测线中的每一对中的所述第二个电去耦。12.根据权利要求8所述的存储器装置，其中：所述多个水平感测线中的每一个耦合到多个存取线驱动器(228)中的相应一个；且所述控制电路经配置以为了感测所述存储器单元而激活耦合到所述第一水平感测线的所述多个存取线驱动器中的第一个。
13.根据权利要求12所述的存储器装置，其中所述控制电路经配置以将未耦合到所述第一水平感测线的所述多个存取线驱动器中的其余一个去活。14.根据权利要求8到13中任一权利要求所述的存储器装置，其中所述多个多路复用器的第一部分耦合到所述多对水平感测线中的每一对中的所述第一个，且所述多个多路复用器的第二部分耦合到所述多对水平感测线中的每一对中的第二个。15.根据权利要求8到13中任一权利要求所述的存储器装置，其中所述多个感测放大器的第一部分耦合到所述多对水平感测线的第一末端，且所述多个感测放大器的第二部分耦合到所述多对水平感测线的与所述第一末端相对的第二末端。16.根据权利要求8到13中任一权利要求所述的存储器装置，其进一步包括多个子存取线驱动器(228)，其中：所述多个子存取线驱动器的第一部分耦合到所述多个水平存取线的第一末端；且所述多个子存取线驱动器的第二部分耦合到所述多个水平存取线的与所述第一末端相对的第二末端。17.一种感测阵列(101-1，101-2，
…
，101-n；653)中的存储器单元(110；210-1，
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，210-16；310-1，
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，310-4；410-1，
…
，410-(q+7))的方法，其包括：在耦合到存储器单元的多个竖直堆叠层(430-1，
…
，430-p)中的每一个的相应多个水平存取线(107-1，
…
，107-b；207-1，
…
，207-16；407-1，
…
，407-4)当中，激活耦合到所述存储器单元的特定水平存取线(107-1，
…
，107-b；207-1，
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，207-16；407-1，
…
，407-4)；经由所述阵列下方的半导体中的第一多路复用器(232-1，
…
，232-16；332-1，
…
，332-4；432-1，
…
，432-4)将第一竖直感测线(103-1，
…
，103-a；203-1，
…
，203-10；303-1，
…
，303-4；403-1，
…
，403-8)电耦合到第一水平感测线(222-1-1，222-1-2，
…
，222-4-1，222-4-2；322-1-1，322-1-2，
…
，322-4-1，322-4-2；422-1，422-2)，其中所述第一竖直感测线耦合到所述存储器单元；经由所述电路中的第二多路复用器(232-1，
…
，232-16；332-1，
…
，332-4；432-1，
…
，432-4)将第二竖直感测线(103-1，
…
，103-a；203-1，
…
，203-10；303-1，
…
，303-4；403-1，
…
，403-8)电耦合到第二水平感测线(222-1-1，222-1-2，
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，222-4-1，222-4-2；322-1-1，322-1-2，
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，322-4-1，322-4-2；422-1，422-2)，其中所述第二竖直感测线未耦合到所述存储器单元；以及用耦合到所述第一水平感测线和所述第二水平感测线的差分感测放大器感测所述存储器单元，其中所述差分感测放大器水平邻近于存储器单元的所述多个竖直堆叠层。18.根据权利要求17所述的方法，其进一步包括：激活耦合到所述第一水平感测线的存取线驱动器(228)；以及将耦合到所述第二水平感测线的存取线驱动器(228)去活。19.根据权利要求17所述的方法，其进一步包括，在感测所述存储器单元之前：将至少一个其它竖直感测线从所述第一水平感测线电去耦；以及将至少一个其它竖直感测线从所述第二水平感测线电去耦。20.根据权利要求17到19中任一权利要求所述的方法，其中经由所述第一多路复用器将所述第一竖直感测线电耦合到所述第一水平感测线包括将信号施加到包括所述第一多路复用器的一对晶体管(549-1，549-2)中的第一晶体管的栅极(541-1，541-2)。

技术总结

本申请案涉及存储器单元阵列下方的多路复用器。感测放大器可形成于存储器单元的竖直堆叠层的阵列的外部/水平邻近处。可经由形成于所述阵列下方的多路复用器感测存储器单元，所述多路复用器可操作以将(所述存储器单元耦合到的)竖直感测线耦合到(所述感测放大器耦合到的)水平感测线。合到的)水平感测线。合到的)水平感测线。