控制电路、读取开关驱动电路以及控制方法与流程

1.本技术的实施例涉及控制电路、读取开关驱动电路和控制位线预充电电路的方法。

背景技术：

2.静态随机存取存储器(sram)是使用双稳态锁存器电路在存储器阵列中储存每个位的半导体存储器类型。sram将数据保存在存储器阵列中，而无需在上电时刷新，但仍然是易失性的，使得当存储器未上电时数据最终会丢失。电源门和电压保持技术通常用于存储器阵列以降低功耗。例如，电源门可用于在深睡眠模式下关闭存储器外围项，并且在关断模式下关闭外围项和存储器阵列。当存储器退出关断模式时，电源门被用于提升存储器的内部供电电压。这会导致大的唤醒浪涌电流。

技术实现要素：

3.根据本技术实施例的一个方面，提供了一种控制电路，包括：第一锁存器电路，被配置为接收第一浅睡眠信号，其中，第一锁存器电路根据时钟信号生成第二浅睡眠信号；以及第二锁存器电路，被配置为接收第二浅睡眠信号，其中，第二锁存器电路根据感测放大器使能信号生成第三浅睡眠信号，其中，第二锁存器电路向位线读取开关提供第三浅睡眠信号，因此在感测放大器被使能后，切断读取开关的位线。
4.根据本技术实施例的另一个方面，提供了一种读取开关驱动电路，包括：锁存器电路，被配置为接收睡眠信号和感测放大器使能信号；锁存器电路被配置为延迟到位于存储器和感测放大器的位线之间的读取开关的激活信号，使得感测放大器使能信号在读取开关激活信号之前。
5.根据本技术实施例的又一个方面，提供了一种控制位线预充电电路的方法，包括：向锁存器提供感测放大器使能信号以延迟第一激活信号，使得在感测放大器信号之后断言第一激活信号，其中，将第一激活信号提供给读取开关；延迟第一激活信号以生成第二激活信号，其中，第二激活仅在第一激活信号提供给读取开关之后激活位线预充电电路。
附图说明
6.当结合附图进行阅读取时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
7.不同图中对应的数字和符号，除非另有说明，一般指对应的部分。绘制附图以清楚地说明实施例的相关方面并且不一定按比例绘制。
8.图1是图示根据本公开的各种实施例的示例存储器器件的框图。
9.图2是图示根据本公开的各种实施例的另一示例存储器器件的框图。
10.图3是图示根据本公开的各种实施例的示例存储器器件的框图。
11.图4是图示耦合到锁存器电路的示例浅睡眠锁存器电路的电路示意图。
12.图5是图示与根据本公开的各种实施例的图3的存储器器件相关联的各种波形的示例时序图。
13.图6是图示根据本公开的各种实施例的示例存储器器件的框图。
14.图7是图示根据本公开的各种实施例的示例延迟结构的框图。
15.图8是图示根据本公开的各种实施例的另一示例延迟结构的框图。
16.图9是图示与根据本公开的各种实施例的图6的存储器器件600相关联的各种波形的示例时序图。
17.图10是图示根据本公开的各种实施例的另一示例延迟结构的电路示意图。
18.图11是图示控制位线预充电电路的方法的过程流程图。
具体实施方式
19.以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或示例。下面描述了组件和布置的具体实施例或示例以简化本发明。当然，这些仅是示例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
20.此外，为了便于描述，本文中可以使用诸如“在
…
下方”、“在
…
下面”、“下部”、“在
…
上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
21.描述了本公开的一些实施例。可以在这些实施例中描述的阶段之前、期间和/或之后提供额外的操作。对于不同的实施例，可以替换或消除所描述的一些阶段。可以向半导体器件添加附加特征。对于不同的实施例，下面描述的一些特征可以被替换或消除。尽管一些实施例讨论了以特定顺序执行的操作，但是这些操作可以以另一逻辑顺序执行。
22.电子电路通常由各自承担特定功能组的各种子组件组成。那些功能中的一些可能不适用于所有电路操作模式。电路的子组件可以基于电路的当前或未来状态(例如，期望的电路的下一个状态)被选择性地激活或去激活。通过去激活子组件，可以实现一定的电源节省。
23.随着对电路速度性能的需求增加，促进子组件激活/去激活的电路操作滞后的容限减小。电路可被设计为在当前操作周期仍在进行时开始激活/去激活下一个操作周期的预期中的组件。但是，如果这样的电源管理对当前操作周期中的操作有不利影响，那么通过积极的电源管理可能实现的速度性能增益可能是不可取的。
24.如本文所描述的电路和方法提供电源管理控制电路，其确保下一操作周期的电源管理控制状态不会损害当前操作周期中的电路操作。在实施例中，提供了某些锁存器电路，其确保在使能感测放大器之前位线读取开关(在实施例中其可以采用读取-传输-晶体管的
形式)不被禁止。如果没有这样的锁存器电路，则旨在去激活下一个操作周期的某些子组件的睡眠信号可能会在使能感测放大器之前切断位线读取开关，在感测放大器之前隔离位线能够输出读取操作的结果。在某些情况下，这种隔离可能导致当前操作周期中读取操作的错误数据输出。
25.图1是图示根据本公开的各种实施例的示例存储器器件100的框图。存储器器件100由许多电子元件形成，并且除其他之外，存储器器件100包括存储器阵列110和本地控制电路120，诸如在图2中更详细描述的那些。存储器阵列110包括被配置为以“0”或“1”的形式储存信息的多个存储器单元(也称为位单元)。将信息储存到存储器阵列110的过程称为“写入”。读取储存在存储器阵列110上的信息的过程称为“读取”。读取和写入是存储器器件100的示例功能。为了执行这些功能，构成存储器器件100的一些电子部件需要电源并且需要被开启。但是，并非所有电气组件在这些功能期间都需要供电，并且可以暂时关闭(例如，进入睡眠模式)。打开或关闭存储器器件中某些电子组件的过程称为电源管理。存储器器件100的电源管理使用一系列发送到电气组件的电源管理信号来告诉它们是打开还是关闭。当电源关闭或最小化时，某些电气组件需要一些时间才能打开或唤醒。为了使读取和写入等功能顺利运行，应该在最小或没有影响的情况下为执行特定操作的组件保持供电，同时打开或关闭其他电气组件。
26.本地控制电路120的锁存器电路122和延迟器124(例如，第一延迟器电路)可用于辅助电源管理信号操作和存储器器件内开启/关闭组件的平滑过渡。锁存器电路122和延迟器124一起工作，如图3中更详细地描述的，以生成电源管理信号(诸如睡眠信号)，以开启/关闭特定电子组件而不影响存储器器件100的读取或写入功能。
27.图2是说明根据本公开的各种实施例的另一示例存储器器件200的框图。与存储器器件100类似，存储器器件200可以是随机存取存储器，诸如静态随机存取存储器(sram)器件或其他类型的存储器器件，诸如动态随机存取存储器(dram)器件。如图2所示，存储器器件200包括至少一个存储器阵列110以及多个外围电路，诸如字线(wl)驱动电路220、本地输入/输出(io)电路230、本地控制电路120、全局io电路250、全局控制电路260和电源控制电路或电源控制器270。存储器器件200可以包括图2中未示出的其他组件。在示例实施例中，存储器器件200可以是集成电路(ic)芯片的部分。
28.存储器阵列110包括以行和列的矩阵排列的位单元。存储器阵列110的每个存储器单元用于储存信息的一个位。例如，在一些sram实现中，每个存储器单元使用六个晶体管连接在上参考电位和下参考电位(通常是地)之间，使得两个储存节点中的一个可以被要储存的信息占用，互补信息储存在另一个储存节点处。
29.存储器阵列110包括多个字线和多个位线对。存储器阵列110的每个存储器单元连接到字线和位线对。字线用于激活对连接到字线的行的存储器单元的访问。位线对用于存取储存或将要存储在由字线激活的存储器单元中的信息。尽管为了便于讨论，存储器器件200被示为仅包括一个存储器阵列110，但是存储器器件200可以包括多个存储器阵列110。
30.外围器件包括提供与存储器阵列110相关联的存储器器件200的各种功能的电路。例如，存储器器件200的字线驱动器电路220用于选择存储器阵列110的字线并将所选字线充电到逻辑高。逻辑高大致等于第一预定电位。在示例实施例中，字线驱动器电路220是解码器电路，其包括多个逻辑运算器以解码地址线上的电位以识别要激活的字线。地址线被
充电到逻辑高(即，大致等于第一电位)或逻辑低(即，大致等于第二电位)。在示例实施例中，第二预定电位大致等于地电位或零伏。逻辑高由位1表示，逻辑低由位0表示。
31.存储器器件200的本地io电路230用于从存储器阵列110读取数据和将数据写入存储器阵列110。例如，本地io电路230用于感测多个位线对处的电位并比较每个对的电位。在示例实施例中，当位线对的第一位线的电位大于第二位线的电位时，本地io电路230读取输出为逻辑1。此外，当位线对的第一位线的电位小于第二位线的电位时，本地io电路230读取输出为逻辑0。
32.存储器器件200的本地控制电路120用于控制本地io电路230。例如，本地控制电路120用于将本地io电路230配置为读取模式以从存储器阵列110读取信息或配置为写入模式以将信息写入存储器阵列110。此外，本地控制电路120用于在不从存储器阵列110读取数据或不向存储器阵列110写入数据的保持模式下使能本地io电路230。
33.存储器器件200的全局io电路250用于组合来自本地io电路230的输入/输出。例如，存储器器件200可以包括多个存储器阵列110，每个存储器阵列110具有各自的本地io电路230。全局io电路250用于将来自多个本地io电路230的信息组合成存储器器件200的全局io。例如，本地io电路230用于将来自存储器阵列110的输出储存在移位寄存器中，全局io电路250用于从移位寄存器读取数据，并提供作为存储器器件200的输出的数据。
34.存储器器件200的全局控制电路260用于控制全局io电路250。例如，全局控制电路260用于将全局io电路250配置为选择一个或多个本地io电路230以读取数据或写入数据。在另一示例中，全局控制电路260用于配置全局io电路250的读取序列以从一个或多个本地io电路230读取数据、或者写入序列以将数据写入到一个或多个本地io电路230中。
35.电源控制电路270用于控制和管理存储器器件200的一个或多个组件的电源。在一些实施例中，例如，电源控制电路270用于选择性地将存储器器件200的一个或多个组件连接到电压端子。电源控制电路270包括多个逻辑门或电源门。多个电源门中的每个用于对存储器器件200的相关联的组件上电或断电。电源门由信号使能。例如，第一信号使能电源门以对组件上电，并且第二信号使能电源门以对组件断电。
36.图3是图示根据本公开的各种实施例的示例存储器器件300的框图。存储器器件300示出可在图1的存储器器件100或图2的存储器器件200的任一者中实施的另外组件。存储器器件300被配置为接收促进操作的多个信号，包括浅睡眠信号(lslp)、写入使能信号(we)、时钟信号(clk)和时钟使能信号(ce)。此外，存储器器件300接收地址信号。全局控制电路260包括浅睡眠锁存器电路302、写入使能锁存器电路304、时钟发生器306、以及地址锁存器和列解码器组件308。浅睡眠锁存器电路302接收来自外部输入的浅睡眠信号(lslp)(二进制逻辑信号)。浅睡眠锁存器电路302生成提供给本地控制电路120的第二浅睡眠信号(llslp)。使用以下两个输入生成第二浅睡眠信号(llslp)：浅睡眠信号(lslp)和由时钟发生器306生成的内部时钟信号(iclk)。当lslp信号为逻辑高(例如，“1”)并且内部时钟信号(iclk)转变为逻辑低(例如，“0”)时，浅睡眠锁存器电路302的输出(例如，第二浅睡眠信号(llslp))为逻辑高(例如，“1”)。关于图5的时序图500描述关于这些信号的进一步细节。
37.浅睡眠信号(lslp)是用于使能浅睡眠模式的信号。当浅睡眠模式被使能时，到存储器器件300内的字线和位线的所有供电电压被关闭。更具体地，写入使能锁存器电路304从外部输入接收写入使能信号(we)，并且由时钟发生器306生成内部时钟信号(iclk)。写入
使能锁存器电路304基于这两个输入生成浅写入使能信号(lwe)。例如，当写入使能信号(we)为逻辑高(例如，“1”)时，写入使能锁存器电路304向本地控制电路120输出也是逻辑高(例如，“1”)的浅写入使能信号(lwe)。当写入使能信号为逻辑高(例如，“1”)时，存储器器件300执行写入操作。当写入使能信号(we)为逻辑低(例如，“0”)时，浅写入使能信号也为逻辑低(例如，“0”)并且存储器器件300执行读取操作。时钟发生器306接收时钟信号(clk)以及时钟使能信号(ce)。时钟使能信号(ce)驱动存储器器件300的操作。当时钟使能信号(ce)为逻辑高(例如，“1”)时，存储器器件300可操作并且生成内部时钟信号(iclk)。当时钟使能信号(ce)为逻辑低(例如，“0”)时，存储器器件300不可操作并且不生成内部时钟信号(iclk)。时钟发生器306向本地控制电路120输出内部时钟信号(iclk)。地址锁存器和列地址译码器308接收地址并将解码的地址输出到本地控制电路120。
38.本地控制电路120包括锁存器电路122、延迟器124、字线/位线跟踪延迟组件310、逻辑门312、314和反相器316。本地控制电路120接收第二浅睡眠信号(llslp)、浅写入使能信号(lwe)、内部时钟信号(iclk)和来自全局控制电路的解码地址。更具体地，锁存器电路122接收第二浅睡眠信号(llslp)。锁存器电路122根据其从字线/位线跟踪延迟组件310的输出接收的感测放大器使能信号(sae)生成第三浅睡眠信号(llslp_sae)，该信号反馈给锁存器电路122。更具体地说，感测放大器使能信号(sae)由字线/位线跟踪延迟组件310生成。当存储器器件300从执行读取操作切换到写入操作时，感测放大器使能信号(sae)为逻辑高(例如，“1”)。当感测放大器使能信号(sae)变高时，锁存器电路122保持第二浅睡眠信号(llslp)的先前值。或者，当感测放大器使能(sae)信号为逻辑低(例如，“0”)时，第二浅睡眠信号(llslp)的当前值作为第三浅睡眠信号(llslp_sae)输出。关于图5的时序图500描述这些信号的进一步细节。
39.锁存器电路122向逻辑门312提供第三浅睡眠信号(llslp_sae)。逻辑门312评估第三浅睡眠信号(llslp_sae)和浅写入使能信号(lwe)的存在。图3所示的逻辑门312是nand(与非)门。当第三浅睡眠信号(llslp_sae)和浅写入使能信号(lwe)均为逻辑低(例如，“0”)时，逻辑门312的输出(读取位信号(readb))为逻辑高。当第三浅睡眠信号(llslp_sae)和浅写入使能信号(lwe)均为逻辑高(例如“1”)时，逻辑门312的输出为逻辑低。读取位信号(readb)耦合到本地输入/输出230的位线读取开关(例如，晶体管318rbl和晶体管320rblb)。基于读取位信号(readb)，在感测放大器322被使能之后断开读取开关的位线。例如，当感测放大器使能信号(sae)为逻辑高(例如，“1”)时，经过时间延迟之后，读取位信号(readb)也为逻辑高(例如，“1”)。这是由于逻辑门312执行的比较而发生的。基于第三浅睡眠信号(llslp_sae)、浅写入使能信号(lwe)和感测放大器使能信号(sae)之间的逻辑比较(例如，or(或)比较)，感测放大器322将数据信号输出到全局输入/输出电路250的输出锁存器电路350。
40.逻辑门314评估第三睡眠信号(llslp_sae)和内部时钟信号(iclk)两者的存在。在图3的示例中，逻辑门314是nand门。当第三浅睡眠信号(llslp_sae)和内部时钟信号(iclk)均为逻辑低(例如，“0”)时，逻辑门314的输出、位线预充电信号(blpch)为逻辑高。当第三浅睡眠信号(llslp_sae)和内部时钟信号(iclk)均为逻辑高(例如，“1”)时，逻辑门314的输出为逻辑低。位线预充电信号(blpchb)驱动预充电电路340的操作。当使用浅睡眠信号(lslp)将存储器器件300置于浅睡眠模式时，所有位线与其各自的电源断开。这发生在位线预充电
信号(blpch)为逻辑低(例如，“0”)时。
41.本地输入/输出电路230包括多个晶体管324、326、328、330、332、334、336、338，位线读取开关318、320，感测放大器322和预充电电路340。晶体管324、326、328、330、332、334、338接收来自反相器316的地址输入输出。反相器316将从地址锁存器和列地址解码器电路308接收的解码地址反相。每个晶体管324、326、328、330、332、334、338耦合到位线bl/blb。晶体管324、326、328、330、332、334、338的栅极均分别耦合到反相器316的输出并接收解码地址的部分的反相版本。例如，晶体管324、338接收与其耦合的位线对(例如，bl0/blb0)的地址部分。晶体管326、336接收与其耦合的位线对(例如，bl1/blb1)的地址部分。晶体管328、334接收与其耦合的位线对(例如，bl2/blb2)的地址部分。晶体管330、332接收与其耦合的位线对(例如，bl3/blb3)的地址部分。当对于到晶体管324、326、328、330、332、334、338中的一个或多个的栅极的地址部分为逻辑低(例如，“0”)时，相应的晶体管导通。或者，当地址对于晶体管324、326、328、330、332、334、338中的一个或多个的栅极的地址部分为逻辑高(例如，“1”)时，相应的晶体管被截止，并且耦合到那个晶体管的源极/漏极端子的电压通过该晶体管。该操作在图10中更详细地解释。
42.字线驱动器220的电源使用逻辑门342来管理。逻辑门242基于输入浅睡眠延迟信号(lsd)、从浅睡眠锁存器电路302输出第二浅睡眠信号(llslp)、以及浅睡眠延迟信号(ldslp)生成字线睡眠信号(slp_wl)。字线睡眠信号(slp_wl)被提供给晶体管344的栅极端子。当晶体管344闭合时，驱动电压vdd被提供给字线驱动器220。字线驱动器220操作6t sram单元346、348。图3中的wltop表示存储器器件300内的存储器单元的顶行。图3中的wl0表示存储器器件300内的第一行。为了使能存储器器件300内的字线，互补位线对bl3/blb3应被截止。当地址部分为逻辑高(例如，“1”)时会发生这种情况。这继而又放电读取位线对(例如，rbl/rblb)并且结果6tsram单元346、348储存逻辑高(例如，“1”)。
43.图4是示出耦合到锁存器电路120的示例浅睡眠锁存器电路302的电路示意图。浅睡眠锁存器电路302包括反相器402、412、438和多个晶体管404、406、408、410、440、442、444、446。浅睡眠锁存器电路302接收驱动pmos晶体管410和nmos晶体管404的浅睡眠信号(lslp)。浅睡眠锁存器电路302输出第二浅睡眠信号(llslp)到本地控制电路120的锁存器电路122。锁存器电路122包括逻辑门414，逻辑门414评估感测放大器使能信号(sae)和延迟的内部时钟信号(iclkd)并基于逻辑比较输出信号(例如，iclkd_or_sae)。当感测放大器使能信号(sae)或延迟的内部时钟信号(iclkd)为逻辑高(例如，“1”)时，输出信号(例如，iclkd_or_sae)为逻辑高(例如，“1”)。当感测放大器使能信号(sae)或延迟的内部时钟信号(iclkd)均为逻辑低(例如，“0”)时，逻辑门414的输出信号(例如，ickd_or_sae)为逻辑低(例如，“0”)。锁存器电路122还包括多个反相器422、426、430和多个晶体管416、418、420、424、428、432、434和436。晶体管416和晶体管424的栅极端子均接收第二浅睡眠信号(llslp)。当第二浅睡眠信号(llslp)为逻辑高(例如，“1”)时，晶体管416关断并且晶体管424操作。或者，当第二浅睡眠信号(llslp)为逻辑低(例如，“0”)时，晶体管424关断且晶体管416操作。晶体管418的栅极端子接收逻辑门414的输出信号(例如，iclkd_or_sae)。晶体管420的栅极端子耦合到反相器422的输出。反相器422将逻辑门414的输出(例如，iclkd_or_sae)反相。当逻辑门414的输出(例如，iclkd_or_sae)为逻辑高(例如，“1”)时，晶体管418、420关断。当逻辑门414的输出(例如，iclkd_or_sae)为逻辑低(例如，“0”)时，晶体管
418、420操作。晶体管428、432、434、436以类似的方式操作。反相器426向位于存储器300的位线和感测放大器322之间的读取开关(例如，晶体管318、320)输出延迟激活信号(例如，readb)的第三浅睡眠信号(llslp_sae)，使得感测放大器使能信号(sae)在读取开关激活信号(readb)之前。
44.图5是图示根据本公开的各种实施例的与图3的存储器器件300相关联的各种波形的示例时序图500。如图5所示，llslp由锁存器电路122使用内部时钟信号(iclk)和感测放大器使能信号(sae)锁存以生成第三睡眠信号(llslp_sae)。如前面在图3中所解释的，锁存器电路122根据其从字线/位线跟踪延迟组件310的输出接收的感测放大器使能信号(sae)生成第三浅睡眠信号(llslp_sae)，感测放大器使能信号(sae)反馈给锁存器电路122。更具体地，感测放大器使能信号(sae)由字线/位线跟踪延迟组件310生成。当存储器器件300从执行读取操作切换到写入操作时，感测放大器使能信号(sae)为逻辑高(例如，“1”)。当感测放大器使能信号(sae)变高时，锁存器电路122保持第二浅睡眠信号(llslp)的先前值。或者，当感测放大器使能(sae)信号为逻辑低(例如，“0”)时，输出第二浅睡眠信号(llslp)的当前值作为第三浅睡眠信号(llslp_sae)。因此，在感测放大器使能信号(sae)升高到逻辑高(例如，“1”)之后，第三睡眠信号(llslp_sae)升高到逻辑高(例如，“1”)。位线读取信号(readb)由第三浅睡眠信号(llslp_sae)控制。逻辑门312评估第三浅睡眠信号(llslp_sae)和浅写入使能信号(lwe)的存在。图3所示的逻辑门312是nand门。当第三浅睡眠信号(llslp_sae)和浅写入使能信号(lwe)均为逻辑低(例如，“0”)时，逻辑门312的输出，读取位信号(readb)为逻辑高。当第三浅睡眠信号(llslp_sae)和浅写入使能信号(lwe)均为逻辑高(例如“1”)时，逻辑门312的输出为逻辑低。因此，在感测放大器使能(sae)升至逻辑高(例如，“1”)之后，位线读取信号(readb)也升至逻辑高(例如，“1”)，这确保感测放大器322在它们的输入从位线bl/blb断开之前被使能。因此，位线bl和blb上的电压有足够的时间放电，并且感测放大器322输出的q是准确的。
45.图6是图示根据本公开的各种实施例的示例存储器器件600的框图。图6的组件类似于图3中描述的那些。图6的存储器器件600与图3的存储器器件300的不同之处在于它包括附加的延迟组件602。延迟组件602耦合在锁存器电路122和逻辑门314之间。延迟组件602延迟由锁存器电路122生成的第三浅睡眠信号。在一些情况下，竞争条件存在于读取位线信号(readb)和位线预充电信号(blpchb)之间。为了使存储器器件600在浅睡眠模式下操作，读取位线信号(readb)必须在位线预充电信号(blpchb)之前变为逻辑高(例如，“1”)。延迟组件602向第三浅睡眠信号(llslp_sae)注入延迟，使得逻辑门314(例如，blpchb)的输出在时间上延迟并且从逻辑门312输出的读取位线信号(readb)更快到逻辑高(例如，“1”)。先前描述的存储器器件300的所有其他操作适用于存储器器件600。
46.图7是图示根据本公开的各种实施例的示例延迟配置700的框图。如图7所示，附加延迟组件602被放置在本地控制电路120内。延迟组件602进一步延迟去往本地输入/输出电路230的延迟组件702的信号。延迟组件602延迟由锁存器电路122生成的第三浅睡眠信号。在一些情况下，读取位线信号(readb)和位线预充电信号(blpchb)之间存在竞争条件。为了使存储器器件600在浅睡眠模式下操作，读取位线信号(readb)必须在位线预充电信号(blpchb)之前变为逻辑高(例如，“1”)。更具体地，延迟组件602向第三浅睡眠信号(llslp_sae)注入延迟，使得逻辑门314的输出(例如，blpchb)在时间上延迟并且从逻辑门312输出
的读取位线信号(readb)更快地变为逻辑高(例如，“1”)。图7所示的配置是具有延迟(例如，一系列缓冲器)的rc回路。延迟702注入附加时间延迟以进一步延迟逻辑门314的输出(例如，位线预充电信号(blpchb))。
47.图8是图示根据本公开的各种实施例的另一示例延迟配置800的框图。延迟配置800类似于图7的延迟配置。延迟组件602延迟由锁存器电路122生成的第三浅睡眠信号。在一些情况下，读取位线信号(readb)和位线预充电信号(blpchb)之间存在竞争条件。为了使存储器器件600在浅睡眠模式下操作，读取位线信号(readb)必须在位线预充电信号(blpchb)之前变为逻辑高(例如，“1”)。延迟组件602向第三浅睡眠信号(llslp_sae)注入延迟，使得逻辑门314的输出(例如，blpchb)在时间上延迟并且从逻辑门312输出的读取位线信号(readb)更快变为逻辑高(例如，“1”)。延迟配置的不同之处在于图8中的本地输入/输出电路230中没有附加延迟组件。
48.图9是图示与根据本公开的各种实施例的图6的存储器器件600相关联的各种波形的示例时序图900。时序图900具有与先前在图5中讨论的特征相似的特征。利用附加延迟组件602，第三睡眠信号(llslp_sae)在时间上的延迟甚至比图5的时序图500中所示的延迟更多。
49.图10是示出根据本公开的各种实施例的另一示例时间延迟配置的电路示意图1000。如图10所示，预充电电路340包括耦合到位线对bl/blb的晶体管对1018、1020。晶体管对1018、1020耦合到图3中描述的晶体管330、332。晶体管330、332耦合到读取晶体管318、320。读取晶体管318、320耦合到感测放大器预充电电路1004，感测放大器预充电电路1004又耦合到感测放大器1002。在该示例中，第二延迟电路(例如，延迟602)也施加到位线预充电(blpchb)。第二延迟电路(例如，延迟602)注入时间延迟以延迟逻辑门314的输出。因此，在第三睡眠信号(llslp_sae)变为逻辑高(例如，“1”)之后，读取位线(readb)在位线预充电(blpchb)变为逻辑高(例如，“1”)之前首先变为逻辑高(例如，“1”)。在一些情况下，这可以避免从sa预充电电路(sapchb)1004对位线对bl和blb进行预充电。换言之，读取位线(readb)在位线预充电(blpchb)变为逻辑高之前变为逻辑高，因此位线对bl和blb首先与感测放大器电路1002断开。
50.电路示意图包括晶体管1018、1020。当存储器器件300、600处于睡眠状态时(例如，没有读取/写入操作)，位线预充电信号(blpchb)是低逻辑(例如，0)。随着位线预充电信号(blpchb)处于逻辑低(例如，“0”)，晶体管1018操作并且bl3、blb3被预充电到耦合到晶体管1018、1020的源极/漏极端子的供电电压。当在存储器器件300、600中发生读取/写入操作时，位线预充电信号(blpchb)为逻辑高(例如，“1”)。当位线预充电信号(blpchb)为逻辑高(例如，“1”)时，晶体管1018、102关断并且bl3/blb3上的任何电压都将被传递到晶体管330、332。如果使用解码地址的部分选择存储器器件300、600中的yb[3]，那么晶体管330、332的栅极输入为逻辑低(例如，“0”)。当晶体管330、332的栅极输入为逻辑低(例如，“0”)时，则晶体管330、332操作。随着晶体管330、332操作，位线上的任何电压都被传播到读取位线对(rbl/rblb)。此外，当存储器器件300、600被置于浅睡眠模式时，位线预充电信号(blbchb)为逻辑高(例如，“1”)，从而位线与其各自的电源断开。
[0051]
图11是说明控制位线预充电电路的方法的过程流程图1100。为了便于理解，虽然这里参考先前描述的结构来描述图11，应当理解，该方法也适用于许多其他结构。将感测放
大器使能信号(sae)提供给锁存器电路(例如，锁存器电路122)以延迟第一激活信号(例如，位线预充电信号(blpchb))，使得在感测放大器信号之后断言第一激活信号(例如，步骤1110)。将第一激活信号提供给读取开关(例如，晶体管318、320)。延迟第一激活信号以生成第二激活信号(例如，步骤1120)。仅在第一激活信号被提供给读取开关(例如，晶体管318、320)之后，第二激活信号激活位线预充电电路。这继而允许字线和位线在浅睡眠模式期间被关闭，使得它们被断开它们各自的电源并且存储器器件300、600的总漏电流被最小化。
[0052]
如本文所述的各种电路和方法的使用可以提供许多优点。例如，在本地控制电路中引入锁存器电路有助于各种存储器器件操作(诸如任务、dft和流水线的执行)，而不会因相同周期中的电源管理断言而生成时序影响。此外，锁存器电路的引入对存储器器件的影响最小(例如，约1％)。
[0053]
在一个实施例中，控制电路包括第一锁存器电路和第二锁存器电路。第一锁存器电路被配置为接收第一浅睡眠信号。第一锁存器电路根据时钟信号生成第二浅睡眠信号。第二锁存器电路被配置为接收第二浅睡眠信号。第二锁存器电路根据感测放大器使能信号生成第三浅睡眠信号。第二锁存器电路向位线读取开关提供第三浅睡眠信号，因此在感测放大器被使能后，切断读取开关的位线。
[0054]
在上述控制电路，第二锁存器电路被配置为在不中断存储器器件的读取操作或写入操作的情况下修改耦合到存储器器件的存储器器件的电源。
[0055]
在上述控制电路，第二锁存器电路包括：逻辑门，被配置为比较第三浅睡眠信号和时钟信号；第一反相器，耦合到逻辑门的输出，被配置为将输出反相；第一组晶体管，耦合到第一反相器的输出和第二反相器的输入，第一组晶体管被配置为发送第四浅睡眠信号；第二反相器，耦合到第一组晶体管的输出，第二反相器被配置为通过将第四浅睡眠信号反相来输出第三浅睡眠信号。
[0056]
在上述控制电路，第一组晶体管包括串联耦合的至少四个晶体管，至少四个晶体管包括两个第一类型晶体管和两个第二类型晶体管。
[0057]
在上述控制电路，第二组晶体管包括串联耦合的至少四个晶体管，至少四个晶体管包括两个第一类型晶体管和两个第二类型晶体管，第二组晶体管被配置为接收时钟信号或感测放大器使能信号。
[0058]
在上述控制电路，存储器器件包括多个外围电路，多个外围电路包括本地输入/输出电路、全局输入/输出电路、本地输入/输出控制器和全局输入输出控制器。
[0059]
在另一个实施例中，读取开关驱动电路包括锁存器电路。锁存器电路被配置为接收睡眠信号和感测放大器使能信号。锁存器电路还被配置为延迟到位于存储器和感测放大器的位线之间的读取开关的激活信号，使得感测放大器使能信号在读取开关激活信号之前。
[0060]
在上述读取开关驱动电路中，锁存器电路被配置为在不中断存储器器件的读取操作或写入操作的情况下修改耦合到存储器器件的存储器器件的电源。
[0061]
在上述读取开关驱动电路中，锁存器电路包括：逻辑门，被配置为比较第三浅睡眠信号和时钟信号；第一反相器，耦合到逻辑门的输出，被配置为将输出反相；第一组晶体管，耦合到第一反相器的输出和第二反相器的输入，第一组晶体管被配置为发送第四浅睡眠信号；第二反相器，耦合到第一组晶体管的输出，第二反相器被配置为通过将第四浅睡眠信号
反相来输出第三浅睡眠信号。
[0062]
在上述读取开关驱动电路中，第一组晶体管包括串联耦合的至少四个晶体管，至少四个晶体管包括两个第一类型晶体管和两个第二类型晶体管。
[0063]
在上述读取开关驱动电路中，第二组晶体管包括串联耦合的至少四个晶体管，至少四个晶体管包括两个第一类型晶体管和两个第二类型晶体管，第二组晶体管被配置为接收时钟信号或感测放大器使能信号。
[0064]
在上述读取开关驱动电路中，存储器器件包括多个外围电路，外围电路包括本地输入/输出电路、全局输入/输出电路、本地输入/输出控制器和全局输入输出控制器。
[0065]
在又一实施例中，一种控制位线预充电电路的方法包括：向锁存器提供感测放大器使能信号以延迟第一激活信号，使得在感测放大器信号之后断言第一激活信号。第一激活信号被提供给读取开关。该方法还包括延迟第一激活信号以生成第二激活信号。第二激活信号仅在第一激活信号提供给读取开关之后激活位线预充电电路。
[0066]
在上述方法中，使用锁存器电路延迟第一激活信号。
[0067]
在上述方法中，锁存器电路被配置为在不中断存储器器件的读取操作或写入操作的情况下修改耦合到存储器器件的存储器器件的电源。
[0068]
在上述方法中，锁存器电路包括：逻辑门，被配置为比较第三浅睡眠信号和时钟信号；第一反相器，耦合到逻辑门的输出，被配置为将输出反相；第一组晶体管，耦合到第一反相器的输出和第二反相器的输入，第一组晶体管被配置为发送第四浅睡眠信号；第二反相器，耦合到第一组晶体管的输出，第二反相器被配置为通过将第四浅睡眠信号反相来输出第三浅睡眠信号。
[0069]
在上述方法中，第一组晶体管包括串联耦合的至少四个晶体管，至少四个晶体管包括两个第一类型晶体管和两个第二类型晶体管。
[0070]
在上述方法中，第二组晶体管包括串联耦合的至少四个晶体管，至少四个晶体管包括两个第一类型晶体管和两个第二类型晶体管，第二组晶体管被配置为接收时钟信号或感测放大器使能信号。
[0071]
在上述方法中，存储器器件包括多个外围电路，多个外围电路包括本地输入/输出电路、全局输入/输出电路、本地输入/输出控制器和全局输入输出控制器。
[0072]
在上述方法中，还包括在第一电源管理模式下操作存储器器件，在第一电源管理模式下操作存储器器件包括从外围电路的部分移除电源。
[0073]
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本发明的精神和范围，并且它们可以在不背离本发明的精神和范围的情况下在本发明中进行各种改变、替换以及改变。

技术特征：

1.一种控制电路，包括：第一锁存器电路，被配置为接收第一浅睡眠信号，其中，所述第一锁存器电路根据时钟信号生成第二浅睡眠信号；以及第二锁存器电路，被配置为接收所述第二浅睡眠信号，其中，所述第二锁存器电路根据感测放大器使能信号生成第三浅睡眠信号，其中，所述第二锁存器电路向位线读取开关提供所述第三浅睡眠信号，因此在感测放大器被使能后切断所述位线读取开关。2.根据权利要求1所述的控制电路，其中，所述第二锁存器电路被配置为在不中断所述存储器器件的读取操作或写入操作的情况下修改耦合到存储器器件的存储器器件的电源。3.根据权利要求1所述的控制电路，其中，所述第二锁存器电路包括：逻辑门，被配置为比较所述第三浅睡眠信号和所述时钟信号；第一反相器，耦合到所述逻辑门的输出，被配置为将所述输出反相；第一组晶体管，耦合到所述第一反相器的输出和第二反相器的输入，所述第一组晶体管被配置为发送第四浅睡眠信号；和第二反相器，耦合到所述第一组晶体管的输出，所述第二反相器被配置为通过将所述第四浅睡眠信号反相来输出所述第三浅睡眠信号。4.根据权利要求3所述的控制电路，其中，所述第一组晶体管包括串联耦合的至少四个晶体管，所述至少四个晶体管包括两个第一类型晶体管和两个第二类型晶体管。5.根据权利要求2所述的控制电路，其中，所述第二组晶体管包括串联耦合的至少四个晶体管，所述至少四个晶体管包括两个第一类型晶体管和两个第二类型晶体管，所述第二组晶体管被配置为接收所述时钟信号或所述感测放大器使能信号。6.根据权利要求2所述的控制电路，其中，所述存储器器件包括多个外围电路，所述多个外围电路包括本地输入/输出电路、全局输入/输出电路、本地输入/输出控制器和全局输入输出控制器。7.一种读取开关驱动电路，包括：锁存器电路，被配置为接收睡眠信号和感测放大器使能信号；所述锁存器电路被配置为延迟到位于存储器和感测放大器的位线之间的读取开关的激活信号，使得所述感测放大器使能信号在读取开关激活信号之前。8.根据权利要求7所述的读取开关驱动电路，其中，所述锁存器电路被配置为在不中断所述存储器器件的读取操作或写入操作的情况下修改耦合到存储器器件的存储器器件的电源。9.根据权利要求7所述的读取开关驱动电路，其中，所述锁存器电路包括：逻辑门，被配置为比较所述第三浅睡眠信号和所述时钟信号；第一反相器，耦合到所述逻辑门的输出，被配置为将所述输出反相；第一组晶体管，耦合到所述第一反相器的输出和第二反相器的输入，所述第一组晶体管被配置为发送第四浅睡眠信号；和第二反相器，耦合到所述第一组晶体管的输出，所述第二反相器被配置为通过将所述第四浅睡眠信号反相来输出所述第三浅睡眠信号。10.一种控制位线预充电电路的方法，包括：
向锁存器提供感测放大器使能信号以延迟第一激活信号，使得在所述感测放大器信号之后断言所述第一激活信号，其中，将所述第一激活信号提供给读取开关；延迟所述第一激活信号以生成第二激活信号，其中，所述第二激活信号仅在所述第一激活信号提供给所述读取开关之后激活所述位线预充电电路。

技术总结

本申请描述了控制位线预充电电路的电路和方法。例如，控制电路包括第一锁存器电路和第二锁存器电路。第一锁存器电路被配置为接收第一浅睡眠信号。第一锁存器电路根据时钟信号生成第二浅睡眠信号。第二锁存器电路被配置为接收第二浅睡眠信号。第二锁存器电路根据感测放大器使能信号生成第三浅睡眠信号。第二锁存器电路向位线读取开关提供第三浅睡眠信号，因此在感测放大器被使能后，切断读取开关的位线。本申请的实施例还提供了控制电路、读取开关驱动电路和控制位线预充电电路的方法。关驱动电路和控制位线预充电电路的方法。关驱动电路和控制位线预充电电路的方法。