光子到达时间的测量方法、装置、电子设备及存储介质与流程

1.本发明属于时间测量技术领域，具体涉及一种光子到达时间的测量方法、装置、电子设备及存储介质。

背景技术：

2.在时间测量系统中，光子到达时间的测量是时间测量系统中的重要一环，其测量精度直接影响着系统后续运算的准确度；传统技术中，一般都是采用专用时间测量芯片、高速时钟采样或者使用延时链测时的方法来实现光子到达时间的测量，但前述手段存在以下不足：
3.(1)专用时间测量芯片，只能基于市面上的时间芯片进行设计，设计的灵活性受限。
4.(2)高速时钟采样方法，除了在asic(application specific integrated circuit)，专用集成电路)中可以实现高频率的采样外，fpga(field programmable gate array，现场可编程逻辑门阵列)等通用芯片要想通过采样的方式实现高分辨率的时间测量基本不可能，而asic又存在成本较高、灵活性较差以及开发周期较长的问题。
5.(3)延时链测时的方法是使用多个小的延时单元组成一个大的延时链，然后通过使用一个并行时钟信号不停的采集此延时链，从而得到时间值，但是，由于各个小的延时单元长度不一致，因此，该方法的时间测量精度较差；同时，温度、电压等因素会影响信号在延时链上穿行的时间，为了确保两次采集的信号之间的连续性，还常常需要设计延时链的长度大于1个周期，这就导致了系统实现的复杂度大大增加。
6.由此，基于上述传统技术所存在的不足，提供一种精度高、通用性高且易于实现的测量方法迫在眉睫。

技术实现要素：

7.本发明的目的是提供一种光子到达时间的测量方法、装置、电子设备及存储介质，以解决现有技术所存在的设计灵活性受限、通用性不高、精确度差以及系统复杂度较高的问题。
8.为了实现上述目的，本发明采用以下技术方案：
9.本发明提供了一种光子到达时间的测量方法，包括：
10.使用ddr或qdr存储器的i/o接口接收串行开始信号以及串行停止信号，并在并行时钟的驱动下，通过所述i/o接口对所述串行开始信号和所述串行停止信号分别进行上升沿以及下降沿的同步采样，以将所述串行开始信号以及所述串行停止信号转换为并行开始信号和并行停止信号；
11.获取所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位；
12.根据所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位，分别得出所述并行开始信号和所述并行停止信号中每个边沿位置对应的细时间值；
13.基于所述并行时钟的时钟周期进行计数，得出所述并行开始信号和所述并行停止信号中每个边沿位置经过的时钟周期个数；
14.根据所述并行开始信号中每个边沿位置对应的细时间值以及经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的时间标签值，以及根据所述并行停止信号中每个边沿位置对应的细时间值以及经过的时间周期个数，得出所述并行停止信号中每个边沿位置对应的时间标签值；
15.根据所述并行开始信号中每个边沿位置对应的时间标签值以及所述并行停止信号中每个边沿位置对应的时间标签值，得出光子到达时间的测量结果。
16.基于上述公开的内容，本发明利用ddr或qdr存储器中的i/o接口来实现串行数据的并行化，以通过并行化后的开始信号以及停止信号得出光子到达时间的测量值，其实质为：利用ddr或qdr存储器的i/o接口都支持使用时钟的上升沿以及下降沿来捕获输入的地址、控制命令或者数据的这一功能，来实现对串行信号的双沿采样，并在并行时钟的驱动下，将串行数据转换为并行数据，从而完成数据的并行化；同时，随着ddr或者qdr等存储速率的提升，并行时钟的分辨率可以支持到几百兆甚至几个g；因此，通过双沿采样方式，即可实现皮秒级别的数字量化转换功能，且ddr或qdr存储器的i/o接口存在于目前大部分的成熟芯片中(例如，fpga、asic)，由此，采用前述方法测量时间值，可在提高系统设计的通用性、灵活性的同时实现高分辨率的采样，并大大降低系统实现的复杂度；另外，利用双沿采样方式实现数据的并行化，无需使用延时链，因而还提高了时间的测量精度。
17.在一个可能的设计中，根据所述并行开始信号中每个边沿位置对应的bit位，得出所述并行开始信号中每个边沿位置对应的细时间值，包括：
18.获取所述ddr或qdr存储器的i/o接口的接口转换位宽；
19.使用所述时钟周期除以所述接口转换位宽，得出中间值；
20.计算所述并行开始信号中每个边沿位置对应的bit位与所述中间值的乘积，得出所述并行开始信号中每个边沿位置对应的细时间值。
21.基于上述公开的内容，本发明公开了并行开始信号以及并行停止信号中每个边沿位置对应的细时间值的计算方法，即先使用i/o接口的转换位宽(实质为并行化开始信号或停止信号的位宽)除以时钟周期，得到的结果再与边沿位置对应的bit位相乘，最后的乘积则为对应边沿位置的细时间值。
22.在一个可能的设计中，根据所述并行开始信号中每个边沿位置对应的细时间值以及经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的时间标签值，包括：
23.根据所述并行开始信号中每个边沿位置经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的粗时间值；
24.将所述并行开始信号中每个边沿位置对应的粗时间值与细时间值相加，得到所述并行开始信号中每个边沿位置对应的时间标签值。
25.基于上述公开的内容，本发明公开了并行开始信号以及并行停止信号中每个边沿位置对应时间标签值的计算方法，即先利用边沿位置被采样时经过的时钟周期个数，来得出粗时间值，最后，用每个边沿位置的细时间值加上粗时间值，即可得出时间标签值。
26.在一个可能的设计中，根据所述并行开始信号中每个边沿位置经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的粗时间值包括：
27.将所述并行开始信号中每个边沿位置经过的时钟周期个数与所述时钟周期相乘，得到所述并行开始信号中每个边沿位置对应的粗时间值。
28.基于上述公开的内容，粗时间值的计算方法则是经过的时钟周期个数乘以时钟周期；例如，并行开始信号中的第25个bit位经过的时钟周期个数为3个，其对应的粗时间值则是3倍的时钟周期。
29.在一个可能的设计中，根据所述并行开始信号中每个边沿位置对应的时间标签值以及所述并行停止信号中每个边沿位置对应的时间标签值，得出光子到达时间的测量结果，包括：
30.计算所述并行开始信号中每个边沿位置对应的时间标签值与所述并行停止信号中每个边沿位置对应的时间标签值之间的差值，得到所述光子到达时间的测量结果。
31.基于上述公开的内容，并行开始信号以及并行停止信号中每个边沿位置对应的时间标签值之间的差值则代表着一个事件，也就是一个光子的开始与停止脉冲信号之间的差值，即到达时间也就是二者的时间标签值之间的差值。
32.在一个可能的设计中，在获取所述并行开始信号中每个边沿位置对应的bit位，包括：
33.获取所述并行开始信号中的每一个由0转变为1以及由1转换为0的bit位，作为目标bit位；
34.在所述目标bit位中，将满足预设条件的目标bit位作为所述并行开始信号中每个边沿位置对应的bit位，其中，所述预设条件为该目标bit位的前n个bit位为1或前n个bit位为0，且n为正整数。
35.基于上述公开的内容，本发明公开了并行开始信号以及并行停止信号中每个边沿位置的确定方法，即先筛选出由0转变为1(即下降沿转变为上升沿)以及由1转变为0(即上升沿转变为下降沿)的bit位，作为目标bit位；最后，在目标bit位中进行判断，即判断每个bit位的前n个bit位是否为1或前n个bit位是否为0，若是，则将该目标bit位作为边沿位置的bit位。
36.在一个可能的设计中，使用ddr或qdr存储器的i/o接口接收串行开始信号，并在并行时钟的驱动下，通过所述i/o接口对所述串行开始信号进行上升沿以及下降沿的同步采样，以将所述串行开始信号转换为并行开始信号，包括：
37.使用一个所述i/o接口，并在相位为0的并行时钟的驱动下，每隔预设延迟对所述串行开始信号进行上升沿以及下降沿的同步采样，得到多个第一采样信号；或
38.使用多个所述i/o接口，并为每个i/o接口配置不同相位的并行时钟，以在不同相位的并行时钟的驱动下，使用对应i/o接口对所述串行开始信号进行上升沿以及下降沿的同步采样，得到多个第二采样信号
39.根据多个第一采样信号或多个第二采样信号，得到所述并行开始信号。
40.基于上述公开的内容，本发明在进行并行化时，提供了更优的方案，即利用延迟对一个串行信号进行多次采样，从而将串行信号转换为更大位宽的并行信号，以提高时间测量精度；同理，使用不同相位的并行时钟，并将一个串行信号输入多个i/o接口，也可实现对一个信号的多次采样，从而达到提高测量精度的目的。
41.第二方面，本发明提供了一种光子到达时间的测量装置，包括：数据转换单元、边
沿位置获取单元、计数单元、细时间计算单元、时间标签值计算单元以及测量结果计算单元；
42.所述数据转换单元，用于使用ddr或qdr存储器的i/o接口接收串行开始信号以及串行停止信号，并在并行时钟的驱动下，通过所述i/o接口对所述串行开始信号和所述串行停止信号分别进行上升沿以及下降沿的同步采样，以将所述串行开始信号以及所述串行停止信号转换为并行开始信号和并行停止信号；
43.所述边沿位置获取单元，用于获取所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位；
44.所述细时间计算单元，用于根据所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位，分别得出所述并行开始信号和所述并行停止信号中每个边沿位置对应的细时间值；
45.所述计数单元，用于基于所述并行时钟的时钟周期进行计数，得出所述并行开始信号和所述并行停止信号中每个边沿位置经过的时钟周期个数；
46.所述时间标签值计算单元，用于根据所述并行开始信号中每个边沿位置对应的细时间值以及经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的时间标签值，以及根据所述并行停止信号中每个边沿位置对应的细时间值以及经过的时间周期个数，得出所述并行停止信号中每个边沿位置对应的时间标签值；
47.所述测量结果计算单元，用于根据所述并行开始信号中每个边沿位置对应的时间标签值以及所述并行停止信号中每个边沿位置对应的时间标签值，得出光子到达时间的测量结果。
48.第三方面，本发明提供了一种电子设备，包括依次通信相连的存储器、处理器和收发器，其中，所述存储器用于存储计算机程序，所述收发器用于收发消息，所述处理器用于读取所述计算机程序，执行如第一方面或第一方面中任意一种可能设计的所述光子到达时间的测量方法。
49.第四方面，本发明提供了一种存储介质，所述存储介质上存储有指令，当所述指令在计算机上运行时，执行如第一方面或第一方面中任意一种可能设计的所述光子到达时间的测量方法。
50.第五方面，本发明供了一种包含指令的计算机程序产品，当所述指令在计算机上运行时，使所述计算机执行如第一方面或第一方面中任意一种可能设计的所述光子到达时间的测量方法。
附图说明
51.图1为本发明提供的光子到达时间的测量系统的系统架构示意图；
52.图2为本发明提供的光子到达时间的测量方法的步骤流程示意图；
53.图3为本发明提供的上升沿以及下降沿采样的时序图；
54.图4为本发明提供的使用不同相位的并行时钟对串行开始信号多次采样并进行并行化的流程示意图；
55.图5为本发明提供的使用预设延迟对串行开始信号多次采样并进行并行化的流程示意图；
56.图6为本发明提供的光子到达时间的测量装置的结构示意图；
57.图7为本发明提供的电子设备的结构示意图。
具体实施方式
58.下面结合附图及具体实施例来对本发明作进一步阐述。在此需要说明的是，对于这些实施例方式的说明虽然是用于帮助理解本发明，但并不构成对本发明的限定。本文公开的特定结构和功能细节仅用于描述本发明的示例实施例。然而，可用很多备选的形式来体现本发明，并且不应当理解为本发明限制在本文阐述的实施例中。
59.应当理解，尽管本文可能使用术语第一、第二等等来描述各种单元，但是这些单元不应当受到这些术语的限制。这些术语仅用于区分一个单元和另一个单元。例如可以将第一单元称作第二单元,并且类似地可以将第二单元称作第一单元，同时不脱离本发明的示例实施例的范围。
60.应当理解，对于本文中可能出现的术语“和/或”，其仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，a和/或b，可以表示：单独存在a，单独存在b，同时存在a和b三种情况；对于本文中可能出现的术语“/和”，其是描述另一种关联对象关系，表示可以存在两种关系，例如，a/和b，可以表示：单独存在a，单独存在a和b两种情况；另外，对于本文中可能出现的字符“/”，一般表示前后关联对象是一种“或”关系。
61.实施例
62.如图1所示，为本技术提供一种系统架构，可以但不限于包括：i/o(input/output)接口、锁相环(pll，phase locked loop)、细时间生成模块、粗时间生成模块以及相对时间计算模块，其中，i/0接口用于接收串行开始信号以及串行停止信号，而锁相环则用于生成并行时钟，从而驱动i/o接口对串行开始信号以及串行停止信号进行上升沿以及下降沿的同步采样，以实现串行信号的并行化，得到并行开始信号以及并行停止信号；细时间生成模块用于计算并行开始信号以及并行停止信号中每个边沿位置对应的细时间值，粗时间计算模块用于计算并行开始信号以及并行停止信号中每个边沿位置对应的粗时间值，而相对时间计算模块则用于计算并行开始信号与并行停止信号之间的时间差，也就是计算二者边沿位置对应时间标签值的差值，最后，相对时间计算模块则通过usb(universal serial bus，通用串行总线)或者网口将数据上传至电脑或其它控制器；当然，细时间计算模块也可借助usb或网口实现数据的上传。
63.本实施例第一方面所提供的光子到达时间的测量方法，利用ddr(double data rate sdram,双倍速率同步动态随机存储器)或者qdr(quad data ratesdram，四倍速率同步动态随机存储器)存储器的i/o接口对串行信号进行双沿采样(即上升沿以及下降沿同时采样)，从而实现串行信号的并行化；通过上述设计，可实现皮秒级别的数字量化转换功能，且ddr或qdr存储器的i/o接口存在于目前大部分的成熟芯片中，由此，采用前述方法测量时间值，可在提高系统设计的通用性、灵活性的同时实现高分辨率的采样，并大大降低系统实现的复杂度；另外，利用双沿采样方式实现数据的并行化，其无需使用延时链，因而还提高了时间的测量精度。
64.参见图2所示，本实施例第一方面所提供的光子到达时间的测量方法，除了应用于时间测量领域，还可应用于医疗成像、三维成像以及无人驾驶等领域，其包括如下步骤s1～
s6。
65.s1.使用ddr或qdr存储器的i/o接口接收串行开始信号以及串行停止信号，并在并行时钟的驱动下，通过所述i/o接口对所述串行开始信号和所述串行停止信号分别进行上升沿以及下降沿的同步采样，以将所述串行开始信号以及所述串行停止信号转换为并行开始信号和并行停止信号。
66.步骤s1则是进行串行信号并行化的过程，也就是将接收到的串行开始脉冲信号以及串行停止脉冲信号转换为并行开始信号以及并行停止信号，以便根据并行开始信号以及停止信号进行光子到达时间的测量，其原理为：通过计算二者的时间标签值之间的差值，来得出光子到达时间，其计算步骤可参见下述s2～s6。
67.在本实施例中，是基于ddr或qdr存储器的i/o接口具有根据时钟可进行上升沿以及下降沿采样的功能来实现串行信号的并行化；以串行开始信号为例，在并行时钟的驱动下，以其时钟周期作为采样周期，进行上升沿以及下降沿的同步采样，从而得到上升沿采样信号以及下降沿采样信号，最后，利用移位寄存器进行组帧即可实现两个采样信号的合并，从而转换为并行开始信号。
68.参见图3所示，图3中的ck和ck#则代表下降沿时钟信号以及上升沿时钟信号，即下降沿时钟信号，在信号有下降沿时触发，进行采样；同理，上升沿时钟信号则是信号有上升沿时触发，进行采样；而d则代表输入的串行信号(本实施例则是串行开始信号或串行停止信号)，最后q1和q2则代表进行双沿采样后得到的采样信号。
69.由此，利用ddr或qdr存储器的i/o接口实现串行信号的并行化，进行采样的并行时钟的时钟周期，其实质就为采样周期，其可随着ddr或qdr存储器的存储效率提高而提升，从而达到几百兆甚至几个g的高分辨率采样，最终实现皮秒级别的数字量化转换功能；同时，ddr或qdr存储器的i/o接口可适用于市场上的大部分芯片，因此，使得时间测量系统的通用性以及灵活性得到了较大的提升，且无需使用专用时间测量芯片，成本进一步的降低；另外，由于信号的并行化无需使用延时链，因此，可避免传统延时链测量方法所存在的精度较差的问题，提高了时间测量精度。
70.在本实施例中，举例并行时钟的相位可以但不限于为0。
71.在对串行开始信号以及串行停止信号进行并行化转换后，即可进行时间标签值的计算，在本实施例中，时间标签值则是由信号中的边沿位置的细时间值加上粗时间值得出，因此，下述分别提供细时间值以及粗时间值的具体计算方法。
72.在本实施例中，并行开始信号以及并行停止信号的细时间值则是通过对应边沿位置的bit位来计算得出，如以下步骤s2～s3所示。
73.s2.获取所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位。
74.步骤s2则是获取两个并行信号中的跳变位置，也就是上升沿以及下降沿，从而根据上升沿以及下降沿的位置来进行细时间的计算。
75.在本实施例中，并行开始信号与并行停止信号的边沿位置的确定方法相同，下述以并行开始信号为例，来具体阐述边沿位置对应的bit位的具体确定方法，可以但不限于包括如下步骤s21和步骤s22。
76.s21.获取所述并行开始信号中的每一个由0转变为1以及由1转换为0的bit位，作为目标bit位。
77.s22.在所述目标bit位中，将满足预设条件的目标bit位作为所述并行开始信号中每个边沿位置对应的bit位，其中，所述预设条件为该目标bit位的前n个bit位为1或前n个bit位为0，且n为正整数。
78.步骤s21和步骤s22的原理则为：先从并行开始信号中选取高电平到低电平的bit位，以及低电平到高电平的bit位，作为目标bit位，然后，在选取出来的目标bit位中，进行进一步的判断，判断方式为：判断每个bit位的前n个bit位是否为1或前n个bit位是否为0，若是，则将该目标bit位作为边沿位置的bit位。
79.例如，对于上升沿的判断，假设目标bit位中由0转变为1的bit位有bit3(即第三位)、bit6(第六位)以及bit10(第十位)，而由1转变为0的bit位有bit5、bit11以及bit15，那么步骤s22的判断方式则为：判断bit3的前n位(例如前3位)的电平是否为0，若是，则将bit3作为并行开始信号中的边沿位置，也就是上升沿的bit位，反之，则舍弃bit3，判断下一位；同理，对于bit5，则判断其前3位的电平是否为1，若是，则将bit5作为并行开始信号中的边沿位置，也就是下降沿的bit位，反之，也进行舍弃；由此通过前述设计，即可准确的确定出并行开始信号中的边沿位置，从而为后续细时间值的计算提供数据基础。
80.在得出并行开始信号以及并行停止信号中的边沿位置对应的bit位后，即可进行每个边沿位置细时间值的计算，如下述步骤s3所示。
81.s3.根据所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位，分别得出所述并行开始信号和所述并行停止信号中每个边沿位置对应的细时间值。
82.本实施例中，并行开始信号以及并行停止信号中每个边沿位置对应的细时间值计算方法相同，因此，下述以并行开始信号为例，来具体阐述每个边沿位置对应细时间值的具体计算流程，如以下步骤s31、s32以及s33所示。
83.s31.获取所述ddr或qdr存储器的i/o接口的接口转换位宽。
84.s32.使用所述时钟周期除以所述接口转换位宽，得出中间值。
85.s33.计算所述并行开始信号中每个边沿位置对应的bit位与所述中间值的乘积，得出所述并行开始信号中每个边沿位置对应的细时间值。
86.步骤s31～s33的原理则为：利用并行开始信号的位宽(即接口转换位宽代表着并行信号的位宽)、采样周期(也就是并行时钟的时钟周期)以及边沿位置对应的bit位得出，以一个公式来总结前述步骤s31～s33，如下所示：
87.细时间值＝m*(t/n)，其中，m表示并行开始信号中的边沿位置对应的bit位，也就是第m位边沿位置，t表示并行时钟的时钟周期，n表示接口转换位宽。
88.在前述举例的基础上进行阐述，假设接口位宽为40，时钟周期为1/500mhz，要计算并行开始信号中bit3的细时间值，即第三位上升沿的细时间值＝3*((1/500)/40)
89.＝3*50ps＝150ps。
90.在本实施例中，并行开始信号中其余边沿位置以及并行停止信号中的边沿位置对应的细时间值的计算过程与前述一致，于此不多加赘述。
91.在得出两个并行信号中每个边沿位置对应的细时间值后，即可进行粗时间值的计算，以便根据细时间值以及粗时间值得出边沿位置对应的时间标签值，从而为后续光子到达时间的计算提供数据基础。
92.在本实施例中，并行信号中每个边沿位置对应的粗时间值，则是通过边沿位置对
应的时钟周期个数得出，因此，需要先统计每个边沿位置经过的时间周期个数，如以下步骤s4所示。
93.s4.基于所述并行时钟的时钟周期进行计数，得出所述并行开始信号和所述并行停止信号中每个边沿位置经过的时钟周期个数。
94.在本实施例中，则是统计上述两个并行信号中，每个边沿位置在被采样时，是在第几个时钟周期被采样得到(例如，边沿位置bit3，是在第二个时钟周期内被采样得到，那么边沿位置bit3对应的时钟周期个数则为2)，以便根据统计出的时钟周期个数来计算粗时间值，从而得出时间标签值，具体计算方法如下述步骤s5所示。
95.在得到前述两个并行信号中每个边沿位置对应的细时间值以及时钟周期个数后，即可进行时间标签值的计算，也就是先根据时钟周期个数得出粗时间值，然后二者相加，来得出时间标签值，如步骤s5及其子步骤所示。
96.s5.根据所述并行开始信号中每个边沿位置对应的细时间值以及经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的时间标签值，以及根据所述并行停止信号中每个边沿位置对应的细时间值以及经过的时间周期个数，得出所述并行停止信号中每个边沿位置对应的时间标签值。
97.在本实施例中，并行开始信号以及并行停止信号中每个边沿位置对应的时间标签值计算流程相同，因此，下述以并行开始信号为例，进行具体的阐述，如步骤s51以及步骤s52所示。
98.s51.根据所述并行开始信号中每个边沿位置经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的粗时间值；具体的，可以但不限于使用并行开始信号中每个边沿位置经过的时钟周期个数与时钟周期相乘，得到所述并行开始信号中每个边沿位置对应的粗时间值。
99.s52.将所述并行开始信号中每个边沿位置对应的粗时间值与细时间值相加，得到所述并行开始信号中每个边沿位置对应的时间标签值。
100.例如，在前述举例的基础上进行阐述，边沿位置bit3，其对应的时钟周期个数为2，那么该边沿位置对应的粗时间值则为：2乘以1/500，也就是2/500；最后，边沿位置bit3对应的时间标签值则为：(2/500mhz)+150ps＝4150ps。
101.由此，通过前述步骤s2～s5及其各个子步骤，即可得出并行开始信号以及并行停止信号中每个边沿位置对应的时间标签值，从而为后续光子到达时间的计算提供数据基础，而光子到达时间的计算过程则如下述步骤s6所示。
102.s6.根据所述并行开始信号中每个边沿位置对应的时间标签值以及所述并行停止信号中每个边沿位置对应的时间标签值，得出光子到达时间的测量结果。
103.在本实施例中，步骤s6的具体计算过程为：计算所述并行停止信号中每个边沿位置对应的时间标签值与所述并行开始信号中每个边沿位置对应的时间标签值之间的差值，得到所述光子到达时间的测量结果；同时，举例将并行停止信号中的边沿位置称为停止边沿位置，将并行开始信号中的边沿位置称为开始边沿位置，在具体相减时，对于并行停止信号中的任一停止边沿位置，在并行开始信号中选取该停止边沿位置的前一个开始边沿位置对应的时间标签值进行做差，从而得出一个光子的接收时间，而在并行开始信号中确定停止边沿位置的前一个开始边沿位置的方法为：通过对比并行开始信号以及并行停止信号的
波形图，也就是将二者的波形图上下放置于同一坐标轴下，然后通过二者的波形图得出停止边沿位置的前一个开始边沿位置。
104.参见图4和图5所示，本实施例第二方面在实施例第一方面的基础上进行进一步的优化，即在对串行开始信号以及串行停止信号进行并行化时，通过多次采样，以提高并行化后数据的位宽，从而达到提高时间测量精度的目的。
105.在本实施例中，提供两种方式实现对串行开始信号以及串行停止信号的多次采样，下述进行具体的阐述：
106.参见图5所示，第一种多次采样的方法为：使用一个所述i/o接口，并在相位为0的并行时钟的驱动下，每隔预设延迟对所述串行开始信号进行上升沿以及下降沿的同步采样，得到多个第一采样信号；例如以一个时钟周期为延迟，使i/o接口的对串行开始信号以及串行停止信号每隔一个时钟周期进行采样，即输入到i/o接口的串行信号的延迟为一个时钟周期，从而依次错开，以完成多次采样，最后，利用移位寄存器进行组帧即可实现多个第一采样信号的合并，得到位宽更大的并行开始信号以及并行停止信号。
107.参见图5所示，第二种方法为：使用多个所述i/o接口，并为每个i/o接口配置不同相位的并行时钟，以在不同相位的并行时钟的驱动下，使用对应i/o接口对所述串行开始信号进行上升沿以及下降沿的同步采样，得到多个第二采样信号；即利用锁相环输出m种相位的时钟，则可以把m种相位的时钟分别输入多个i/o接口中，从而实现对一个串行信号的更多次采样，最后，利用移位寄存器也可实现多个第二采样信号的合并，得到位宽更大的并行开始信号以及并行停止信号，从而达到提高测量精度的目的。
108.由此，通过前述两种采样方式，即可完成对串行信号的更多次采样，从而提高并行数据的位宽，达到提高时间测量精度的目的。
109.如图6所示，本实施例第三方面提供了一种实现实施例第一方面或第二方面中所述的光子到达时间的测量方法的硬件装置，包括：数据转换单元、边沿位置获取单元、计数单元、细时间计算单元、时间标签值计算单元以及测量结果计算单元。
110.所述数据转换单元，用于使用ddr或qdr存储器的i/o接口接收串行开始信号以及串行停止信号，并在并行时钟的驱动下，通过所述i/o接口对所述串行开始信号和所述串行停止信号分别进行上升沿以及下降沿的同步采样，以将所述串行开始信号以及所述串行停止信号转换为并行开始信号和并行停止信号。
111.所述边沿位置获取单元，用于获取所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位。
112.所述细时间计算单元，用于根据所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位，分别得出所述并行开始信号和所述并行停止信号中每个边沿位置对应的细时间值。
113.所述计数单元，用于基于所述并行时钟的时钟周期进行计数，得出所述并行开始信号和所述并行停止信号中每个边沿位置经过的时钟周期个数。
114.所述时间标签值计算单元，用于根据所述并行开始信号中每个边沿位置对应的细时间值以及经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的时间标签值，以及根据所述并行停止信号中每个边沿位置对应的细时间值以及经过的时间周期个数，得出所述并行停止信号中每个边沿位置对应的时间标签值。
115.所述测量结果计算单元，用于根据所述并行开始信号中每个边沿位置对应的时间标签值以及所述并行停止信号中每个边沿位置对应的时间标签值，得出光子到达时间的测量结果。
116.本实施例提供的硬件装置的工作过程、工作细节和技术效果，可以参见实施例第一方面或第二方面，于此不再赘述。
117.如图7所示，本实施例第四方面提供了一种电子设备，包括：依次通信相连的存储器、处理器和收发器，其中，所述存储器用于存储计算机程序，所述收发器用于收发消息，所述处理器用于读取所述计算机程序，执行如实施例第一方面或第二方面所述的光子到达时间的测量方法。
118.具体举例的，所述存储器可以但不限于包括随机存取存储器(random access memory，ram)、只读存储器(readonly memory image，rom)、闪存(flash memory)、先进先出存储器(first input first output，fifo)和/或先进后出存储器(first in last out，filo)等等；所述处理器可以不限于采用型号为stm32f105系列的微处理器、精简指令集计算机(reduced instruction set computer,rsic)微处理器、x86等架构处理器或集成嵌入式神经网络处理器(neural-network processing units，npu)的处理器；所述收发器可以但不限于为无线保真(wifi)无线收发器、蓝牙无线收发器、通用分组无线服务技术(general packet radio service，gprs)无线收发器、紫蜂协议(基于ieee802.15.4标准的低功耗局域网协议，zigbee)无线收发器、3g收发器、4g收发器和/或5g收发器等。此外，所述装置还可以但不限于包括有电源模块、显示屏和其它必要的部件。
119.本实施例提供的计算机主设备的工作过程、工作细节和技术效果，可以参见实施例第一方面或第二方面，于此不再赘述。
120.本实施例第五方面提供了一种存储包含有实施例第一方面所述的光子到达时间的测量方法的指令的存储介质，即所述存储介质上存储有指令，当所述指令在计算机上运行时，执行如实施例第一方面或第二方面所述的光子到达时间的测量方法。。
121.其中，所述存储介质是指存储数据的载体，可以但不限于包括软盘、光盘、硬盘、闪存、优盘和/或记忆棒(memory stick)等，所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。
122.本实施例提供的存储介质的工作过程、工作细节和技术效果，可以参见实施例第一方面或第二方面，于此不再赘述。
123.本实施例第六方面提供了一种包含指令的计算机程序产品，当所述指令在计算机上运行时，使所述计算机执行如实施例第一方面所述的光子到达时间的测量方法，其中，所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。
124.最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明的保护范围。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

技术特征：

1.一种光子到达时间的测量方法，其特征在于，包括：使用ddr或qdr存储器的i/o接口接收串行开始信号以及串行停止信号，并在并行时钟的驱动下，通过所述i/o接口对所述串行开始信号和所述串行停止信号分别进行上升沿以及下降沿的同步采样，以将所述串行开始信号以及所述串行停止信号转换为并行开始信号和并行停止信号；获取所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位；根据所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位，分别得出所述并行开始信号和所述并行停止信号中每个边沿位置对应的细时间值；基于所述并行时钟的时钟周期进行计数，得出所述并行开始信号和所述并行停止信号中每个边沿位置经过的时钟周期个数；根据所述并行开始信号中每个边沿位置对应的细时间值以及经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的时间标签值，以及根据所述并行停止信号中每个边沿位置对应的细时间值以及经过的时间周期个数，得出所述并行停止信号中每个边沿位置对应的时间标签值；根据所述并行开始信号中每个边沿位置对应的时间标签值以及所述并行停止信号中每个边沿位置对应的时间标签值，得出光子到达时间的测量结果。2.如权利要求1所述的方法，其特征在于，根据所述并行开始信号中每个边沿位置对应的bit位，得出所述并行开始信号中每个边沿位置对应的细时间值，包括：获取所述ddr或qdr存储器的i/o接口的接口转换位宽；使用所述时钟周期除以所述接口转换位宽，得出中间值；计算所述并行开始信号中每个边沿位置对应的bit位与所述中间值的乘积，得出所述并行开始信号中每个边沿位置对应的细时间值。3.如权利要求1所述的方法，其特征在于，根据所述并行开始信号中每个边沿位置对应的细时间值以及经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的时间标签值，包括：根据所述并行开始信号中每个边沿位置经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的粗时间值；将所述并行开始信号中每个边沿位置对应的粗时间值与细时间值相加，得到所述并行开始信号中每个边沿位置对应的时间标签值。4.如权利要求3所述的方法，其特征在于，根据所述并行开始信号中每个边沿位置经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的粗时间值包括：将所述并行开始信号中每个边沿位置经过的时钟周期个数与所述时钟周期相乘，得到所述并行开始信号中每个边沿位置对应的粗时间值。5.如权利要求1所述的方法，其特征在于，根据所述并行开始信号中每个边沿位置对应的时间标签值以及所述并行停止信号中每个边沿位置对应的时间标签值，得出光子到达时间的测量结果，包括：计算所述并行开始信号中每个边沿位置对应的时间标签值与所述并行停止信号中每个边沿位置对应的时间标签值之间的差值，得到所述光子到达时间的测量结果。6.如权利要求1所述的方法，其特征在于，获取所述并行开始信号中每个边沿位置对应
的bit位，包括：获取所述并行开始信号中的每一个由0转变为1以及由1转换为0的bit位，作为目标bit位；在所述目标bit位中，将满足预设条件的目标bit位作为所述并行开始信号中每个边沿位置对应的bit位，其中，所述预设条件为该目标bit位的前n个bit位为1或前n个bit位为0，且n为正整数。7.如权利要求1所述的方法，其特征在于，使用ddr或qdr存储器的i/o接口接收串行开始信号，并在并行时钟的驱动下，通过所述i/o接口对所述串行开始信号进行上升沿以及下降沿的同步采样，以将所述串行开始信号转换为并行开始信号，包括：使用一个所述i/o接口，并在相位为0的并行时钟的驱动下，每隔预设延迟对所述串行开始信号进行上升沿以及下降沿的同步采样，得到多个第一采样信号；或使用多个所述i/o接口，并为每个i/o接口配置不同相位的并行时钟，以在不同相位的并行时钟的驱动下，使用对应i/o接口对所述串行开始信号进行上升沿以及下降沿的同步采样，得到多个第二采样信号根据多个第一采样信号或多个第二采样信号，得到所述并行开始信号。8.一种光子到达时间的测量装置，其特征在于，包括：数据转换单元、边沿位置获取单元、计数单元、细时间计算单元、时间标签值计算单元以及测量结果计算单元；所述数据转换单元，用于使用ddr或qdr存储器的i/o接口接收串行开始信号以及串行停止信号，并在并行时钟的驱动下，通过所述i/o接口对所述串行开始信号和所述串行停止信号分别进行上升沿以及下降沿的同步采样，以将所述串行开始信号以及所述串行停止信号转换为并行开始信号和并行停止信号；所述边沿位置获取单元，用于获取所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位；所述细时间计算单元，用于根据所述并行开始信号和所述并行停止信号中每个边沿位置对应的bit位，分别得出所述并行开始信号和所述并行停止信号中每个边沿位置对应的细时间值；所述计数单元，用于基于所述并行时钟的时钟周期进行计数，得出所述并行开始信号和所述并行停止信号中每个边沿位置经过的时钟周期个数；所述时间标签值计算单元，用于根据所述并行开始信号中每个边沿位置对应的细时间值以及经过的时钟周期个数，得出所述并行开始信号中每个边沿位置对应的时间标签值，以及根据所述并行停止信号中每个边沿位置对应的细时间值以及经过的时间周期个数，得出所述并行停止信号中每个边沿位置对应的时间标签值；所述测量结果计算单元，用于根据所述并行开始信号中每个边沿位置对应的时间标签值以及所述并行停止信号中每个边沿位置对应的时间标签值，得出光子到达时间的测量结果。9.一种电子设备，其特征在于，包括依次通信连接的存储器、处理器以及收发器，其中，所述存储器用于存储计算机程序，所述收发器用于收发消息，所述处理器用于读取所述计算机程序，执行如权利要求1～7任意一项所述的光子到达时间的测量方法。10.一种存储介质，其特征在于，所述存储介质上存储有指令，当所述指令在计算机上
运行时，执行如权利要求1～7任意一项所述的光子到达时间的测量方法。

技术总结

本发明公开了一种光子到达时间的测量方法、装置、电子设备及存储介质，本发明利用DDR或者QDR存储器的I/O接口对串行信号进行双沿采样，来实现串行信号的并行化，以通过计算两个并行化信号对应时间标签值的差值，来得出时间测量结果；在本发明中，随着DDR或者QDR存储速率的提升，并行时钟的分辨率可以支持到几百兆甚至几个G；因此，通过双沿采样方式，可实现皮秒级别的数字量化转换功能，且I/O接口存在于目前大部分的成熟芯片中，由此，采用前述方法测量时间值，可在提高系统设计的通用性、灵活性的同时实现高分辨率的采样，并大大降低系统实现的复杂度；另外，利用双沿采样方式实现数据的并行化，无需使用延时链，因而还提高了时间的测量精度。时间的测量精度。时间的测量精度。