AltiumDesigner--PCB布线⾯试题（转）
这套⾯试题，是N年前⾯试的时候遇到的，贴出来共享⼀下。它的回答可能不太准确，只作参考即可。
直插led灯珠
参看：
1、如何处理实际布线中的⼀些理论冲突的问题
问：在实际布线中，很多理论是相互冲突的；例如： 1。处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的⼩型化、⾼密度布线中，由于空间的局限或者绝对的隔离会导致⼩信号模拟地⾛线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成⼀个完整的孤岛，该功能模块的模/数地都连接在这⼀个孤岛上。再通过沟道让孤岛和“⼤”地连接。不知这种做法是否正确？2。理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线⽐较长、⽐较细，因此受到了⼲扰，⼯作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是⾼速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？ 答：1. 基本上, 将模/数地分割隔离是对的。要注意的是信号⾛线尽量不要跨过有分割的地⽅(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太⼤。
2. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满⾜loop gain与phase的规范, ⽽这模拟信号
的振荡规范很容
易受到⼲扰, 即使加ground guard traces可能也⽆法完全隔离⼲扰。⽽且离的太远, 地平⾯上的噪声也会影响正反馈振荡电路。所以, ⼀定要将晶振和芯⽚的距离进可能靠近。 3. 确实⾼速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的⼀些电⽓
特性不符合规范。所以, 最好先⽤安排⾛线和PCB叠层的技巧来解决或减少EMI的问题, 如⾼速信号⾛内层。最后才⽤电阻电容或ferrite bead的⽅式, 以降低对信号的伤害。
采⽤ IC集成电路ADUM1201ARZ SOP8 ADI数字隔离器，将数模隔离。
2。在⾼速设计中，如何解决信号的完整性问题？差分布线⽅式是如何实现的？对于只有⼀个输出端的时钟信号线，如何实现差分布线？ 信号完整性基本上是阻抗匹配的问题。⽽影响阻抗匹配的因素有信号源的架构和输出阻抗(output impedance)，答：信号完整性基本上是阻抗匹配的问题
⾛线的特性阻抗，负载端的特性，⾛线的拓朴(topology)架构等。解决的⽅式是靠端接(termination)与调整⾛线的拓差分对的布线有两点要注意，⼀是两条线的长度要尽量⼀样长，另⼀是两线的间距(此间距由差分阻抗决朴。差分对的布线有两点要注意，⼀是两条线的长度要尽量⼀样长，另⼀是两线的间距
定)要⼀直保持不变，也就是要保持平⾏。平⾏的⽅式有两种，⼀为两条线⾛在同⼀⾛线层(side-by-side)，⼀为两条线⾛在上下相邻两层(over-under)。⼀般以前者side-by-side 实现的⽅式较多。要⽤差分布线⼀定是信号源和接收端也都是差分信号才有意义。所以对只有⼀个输出端的时钟信号是⽆法使⽤差分布线的。
参看：
参看：阻抗匹配（待补充）！！
3。关于⾼速差分信号布线
问：在pcb上靠近平⾏⾛⾼速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会
带来很多好处。但是有观点认为这样会增⼤信号的衰减，影响传输距离。是不是这样，为什么？我在⼀些⼤公司的评估板上看到⾼速布线有的尽量靠近且平⾏，⽽有的却有意的使两线距离忽远忽近，我不懂那⼀种效果更好。我的信号1GHz以上，阻抗为50欧姆。在⽤软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加⼀匹配电阻？
答：会使⾼频信号能量衰减的原因⼀是导体本⾝的电阻特性 (conductor loss), 包括集肤效应(skin effect), 另⼀是介电物
质的dielectric loss。这两种因⼦在电磁理论分析传输线效应(transmission line effect)时, 可看出他们对信号衰减的影响程度。差分线的耦合是会影响各⾃的特性阻抗, 变的较⼩, 根据分压原理(voltage divider)这会使信号源送到线上的电压⼩⼀点。⾄于, 因耦合⽽使信号衰减的理论分析我并没有看过, 所以我⽆法评论。对差分对的布线⽅式应该要适当的靠近且
平⾏。所谓适当的靠近是因为这间距会影响到差分阻抗(differential impedance)的值, 此值是设计差分对的重要参数。需
要平⾏也是因为要保持差分阻抗的⼀致性。若两线忽远忽近, 差分阻抗就会不⼀致, 就会影响信号完整性(signal integrity)及时间延迟(timing delay)。差分阻抗的计算是 2(Z11 – Z12), 其中, Z11是⾛线本⾝的特性阻抗, Z12是两条差分线间因为耦合⽽产⽣的阻抗, 与线距有关。所以, 要设计差分阻抗为100欧
姆时, ⾛线本⾝的特性阻抗⼀定要稍⼤于50欧姆。⾄于
要⼤多少, 可⽤仿真软件算出来。
4。问：要提⾼抗⼲扰性，除了模拟地和数字地分开只在电源⼀点连接，加粗地线和电源线外，希望专家给⼀些好的意见和建议！
答：除了地要分开隔离外, 也要注意模拟电路部分的电源, 如果跟数字电路共享电源, 最好要加滤波线路。另外, 数字信号和模拟信号不要有交错, 尤其不要跨过分割地的地⽅(moat)。
5。关于⾼速PCB设计中信号层空⽩区域敷铜接地问题
问：在⾼速PCB设计中，信号层的空⽩区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是⼀半接地，⼀半接电源好呢？
⼀般在空⽩区域的敷铜绝⼤部分情况是接地。只是在⾼速信号线旁敷铜时要注意敷铜与信号线的距离，因为答：⼀般在空⽩区域的敷铜绝⼤部分情况是接地。
所敷的铜会降低⼀点⾛线的特性阻抗。也要注意不要影响到它层的特性阻抗，例如在dual stripline的结构时。
6。⾼速信号线的匹配问题
问：在⾼速板(如p4的主板)layour，为什么要求⾼速信号线(如cpu数据，地址信号线）要匹配? 如果不匹配会带来什么隐患？其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算？
7。问：在⾼密度印制板上通过软件⾃动产⽣测试点⼀般情况下能满⾜⼤批量⽣产的测试要求吗?添加测试点会不会影响⾼速信号的质量？
无功功率计算
答：⼀般软件⾃动产⽣测试点是否满⾜测试需求必须看对加测试点的规范是否符合测试机具的要求。另外，如果⾛线太
密且加测试点的规范⽐较严，则有可能没办法⾃动对每段线都加上测试点，当然，需要⼿动补齐所要测试的地⽅。⾄于
会不会影响信号质量就要看加测试点的⽅式和信号到底多快⽽定。基本上外加的测试点(不⽤线上既有的穿孔(via or DIP pin)当测试点)可能加在线上或是从线上拉⼀⼩段线出来。前者相当于是加上⼀个很⼩的电容在线上，后者则是多了⼀段
分⽀。这两个情况都会对⾼速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘变化率(edge rate)有关。影响⼤⼩可透过仿真得知。原则上测试点越⼩越好(当然还要满⾜测试机具的要
涂覆求)分⽀越短越好。
来书网8。如何选择PCB板材?如何避免⾼速数据传输对周围模拟⼩信号的⾼频⼲扰，有没有⼀些设计的基本思路? 谢谢
答：选择PCB板材必须在满⾜设计需求和可量产性及成本中间取得平衡点。设计需求包含电⽓和机构这两部分。通常在
现在常⽤的FR-4材质，在⼏个GHz的频
设计⾮常⾼速的PCB板⼦(⼤于GHz的频率)时这材质问题会⽐较重要。例如，现在常⽤的
率时的介质损dielectric loss会对信号衰减有很⼤的影响，可能就不合⽤。就电⽓⽽⾔，要注意介电常数(dielectric constant)和介质损在所设计的频率是否合⽤。避免⾼频⼲扰的基本思路是尽量降低⾼频信号电磁场的⼲扰，也就是所谓的串扰(Crosstalk)。可⽤拉⼤⾼速信号和模拟信号之间的距离，或加 ground guard/shunt traces在模拟信号旁边。还要
注意数字地对模拟地的噪声⼲扰。
9。众所周知PCB板包括很多层，但其中某些层的含义我还不是很清楚。mechanical，keepoutlayer,to
poverlay, bottomoverlay, toppaste,bottompaste,topsolder,bottomsolder,drillguide,drilldrawing,multilayer 这些层不知道它们的确切含义。希望您指教。
答：在EDA软件的专门术语中，有很多不是有相同定义的。以下就字⾯上可能的意义来解释。
Mechnical: ⼀般多指板型机械加⼯尺⼨标注层
Keepoutlayer: 定义不能⾛线、打穿孔(via)或摆零件的区域。这⼏个限制可以独⽴分开定义。
Topoverlay: ⽆法从字⾯得知其意义。多提供些讯息来进⼀步讨论。
Bottomoverlay: ⽆法从字⾯得知其意义。可多提供些讯息来进⼀步讨论。
Toppaste: 顶层需要露出铜⽪上锡膏的部分。
Bottompaste: 底层需要露出铜⽪上锡膏的部分。
Topsolder: 应指顶层阻焊层，避免在制造过程中或将来维修时可能不⼩⼼的短路 Bottomsolder: 应指底层阻焊层。Drillguide: 可能是不同孔径⼤⼩，对应的符号，个数的⼀个表。
Drilldrawing: 指孔位图，各个不同的孔径会有⼀个对应的符号。
Multilayer: 应该没有单独这⼀层，能指多层板，针对单⾯板和双⾯板⽽⾔。
10。⼀个系统往往分成若⼲个PCB，有电源、接⼝、主板等，各板之间的地线往往各有互连，导致形成许许多多的环路，产⽣诸如低频环路噪声，不知这个问题如何解决？
答：各个PCB板⼦相互连接之间的信号或电源在动作时，例如A板⼦有电源或信号送到B板⼦，⼀定会有等量的电流从地层流回到A板⼦ (此为Kirchoff current law)。这地层上的电流会阻抗最⼩的地⽅流回去。所以，在各个不管是电源或信号相互连接的接⼝处，分配给地层的管脚数不能太少，以降低阻抗，这样可以降低地层上的噪声。另外，也可以分析整
个电流环路，尤其是电流较⼤的部分，调整地层或地线的接法，来控制电流的⾛法(例如，在某处制造低阻抗，让⼤部分的电流从这个地⽅⾛)，降低对其它较敏感信号的影响。
11。（1）能否提供⼀些经验数据、公式和⽅法来估算布线的阻抗。（2）当⽆法满⾜阻抗匹配的要求时，是在信号线的末端加并联的匹配电阻好，还是在信号线上加串联的匹配电阻好。（3）差分信号线中间可否加地线
答： 1.以下提供两个常被参考的特性阻抗公式：
a.微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W为线宽，T为⾛线的铜⽪厚度，H为⾛线到参
考平⾯的距离，Er是PCB板材质的介电常数(dielectric constant)。此公式必须在0.1<(W/H)<2.0及1<(Er)<15的情况才能
应⽤。 b.带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中，H为两参考平⾯的距离，并且⾛线位于两参考
平⾯的中间。此公式必须在W/H<0.35及T/H<0.25的情况才能应⽤。最好还是⽤仿真软件来计算⽐较准确。
2.选择端接(termination)的⽅法有⼏项因素要考虑: a.信号源(source driver)的架构和强度。 b.功率消耗(power consumption)的⼤⼩。 c.对时间延迟的影响，这是最重要考虑的⼀点。所以，很难说哪⼀种端接⽅式是⽐较好的。
3.差分信号中间⼀般是不能加地线。因为差分信号的应⽤原理最重要的⼀点便是利⽤差分信号间相互耦合(coupling)所带来的好处，如flux cancellation，抗噪声(noise immunity)能⼒等。若在中间加地线，便会破坏耦合效应。
12。能介绍⼀些国外的⽬前关于⾼速PCB设计⽔平、加⼯能⼒、加⼯⽔平、加⼯材质以及相关的技术书籍和资料吗？
答：现在⾼速数字电路的应⽤有通信⽹路和计算机等相关领域。在通信⽹路⽅⾯，PCB板的⼯作频率已达GHz上下，迭
层数就我所知有到40层之多。计算机相关应⽤也因为芯⽚的进步，⽆论是⼀般的PC或服务器(Server)，板⼦上的最⾼⼯作频率也已经达到400MHz (如Rambus) 以上。因应这⾼速⾼密度⾛线需求，盲埋孔(blind/buried vias)、mircrovias及build-up制程⼯艺的需求也渐渐越来越多。这些设计需求都有⼚商可⼤量⽣产。以下提供⼏本不错的技术书籍：
1.Howard W. Johnson，“High-Speed Digital Design –Handbook of Black Magic”；
2.Stephen H. Hall，“High-Speed Digital System Design”；
3.Brian Yang，“Digital Signal Integrity”；
13. 有关柔性电路板的设计与加⼯
我公司打算采⽤柔性电路板设计来解决⼩型成像系统中信号传送和电路板互接的问题。请问刚柔板设计是否需要专⽤设计软件与规范？另外国内何处可以承接该类电路板加⼯？
答: 可以⽤⼀般设计PCB的软件来设计柔性电路板(Flexible Printed Circuit)。⼀样⽤
⼀样⽤Gerber格式给⼚商⽣产。由于制造的⼯艺和⼀般PCB不同，各个⼚商会依据他们的制造能⼒会对最⼩线宽、最⼩线距、最⼩孔径(via)有其限制。除此之外，可在柔性电路板的转折处铺些铜⽪加以补强。⾄于⽣产的⼚商可上⽹”FPC”当关键词查询应该可以到。
14. PCB的布线调整
问: 因觉机器布的不如意，调整起来反⽽费时。我⼀般是⽤的⼿⼯布线，现在搞的PCB板多半要⽤引脚密度较⼤的贴⽚封装芯⽚,⽽且带总线的 (ABUS,DBUS,CBUS等)，因⼯作频率较⾼，故引线要尽可能短.⾃然的就是很密的信号线匀布在⼩范围⾯积的板⼦上。我现感觉到花的时间较多的是调整这些密度⼤的信号线, ⼀是调整线间的距离，使之尽可能的均匀。因为在布线的过程中,⼀般的都时不时的要改线。每改⼀次都要重新均匀每⼀根已布好的线的间距。越是布到最后，这种情况越是多。⼆是调整线的宽度，使之在⼀定宽度中尽可能的容下新増加的线。⼀般⼀条线上有很多弯曲,⼀个弯就是⼀段,⼿⼯调整只能⼀段⼀段地调整，调整起来也费时间。我想如果在布线的过程中，能按我的思路先粗粗地⼿⼯拉线，完了以后, 软件能从这两个⽅⾯帮我⾃动地调整。或是即便已布完，如要改线，也是粗粗地改⼀下，然后让软件调整。甚⾄，到最后我觉的需要调整元件的封装，也就是说整⽚布线都需要调整，都让软件来⼲。那样就要快多了.我⽤的是Protel98。我知道这软件能做⾃动均匀调整元件封装
的距离⽽不能⾃动调整线距和线宽。可能是其中的⼀些功能我还不会⽤，或是有其他什么办法，在此请教⼀下。
答：线宽和线距是影响⾛线密度其中两个重要的因素。⼀般在设计⼯作频率较⾼的板⼦时，布线之前需要先决定⾛线的
特性阻抗。在PCB迭层固定的情况下，特性阻抗会决定出符合的线宽。⽽线距则和串扰(Crosstalk) ⼤⼩有绝对的关系。
最⼩可以接受的线距决定于串扰对信号时间延迟与信号完整性的影响是否能接受。这最⼩线距可由仿真软件做预仿真(pre- simulation)得到。也就是说，在布线之前，需要的线宽与最⼩线距应该已经决定好了，并且不能随意更动，因为会影响特性阻抗和串扰。这也是为什⼳⼤部分的EDA布线软件在做⾃动布线或调整时不会去动线宽和最⼩线距。如果这线
宽和最⼩线距已经设定好在布线软件，则布线调整的⽅便与否就看软件绕线引擎的能⼒强弱⽽定。如果您对蔽公司Expedition有兴趣试看看我们的绕线引擎，
15. 关于⾼速数字PCB
请问适当选择PCB与外壳接地的点的原则是什么？另外，⼀般PCB LAYOUT⼯程师总是根据DESIGN
GUIDE/LAYOUT GUIDELINE做，我想了解⼀般制定GUIDE的是硬件/系统⼯程师，还是资深PCB⼯程师？谁应该对板级系统的性能负主要责任。谢谢！
答：与外壳接地点选择的原则是利⽤chassis ground提供低阻抗的路径给回流电流(returning current)及控制此回流电流
的路径。例如，通常在⾼频器件或时钟产⽣器附近可以借固定⽤的螺丝将PCB的地层与chassis ground做连接，以尽量
缩⼩整个电流回路⾯积，也就减少电磁辐射。谁应该负责制定guideline可能每个公司有不同的情况⽽有不同安排。Guideline的制定必须对整个系统、芯⽚、电路动作原理有充分的了解，才能制定出符合电⽓规范且可实现的guideline。所以，以我个⼈的观点，硬件系统⼯程师似乎较适合这个⾓⾊。当然，资深PCB⼯程师可以提供在实际实现时的经验，
使得这guideline可以实现的更好。
16．电路板DEBUG应从那⼏个⽅⾯着⼿。
问：请问板⼦设计好，⽣产出来，DEBUG 应从那⼏个⽅⾯着⼿。
答：就数字电路⽽⾔，⾸先先依序确定三件事情：
1.确认所有电源值的⼤⼩均达到设计所需。有些多重电源的系统可能会要求某些电源之间起来的顺序与快慢有某种规
范。
2.确认所有时钟信号频率都⼯作正常且信号边缘上没有⾮单调(non-monotonic)的问题。
3.确认reset信号是否达到规范要求。
油水冷却器这些都正常的话，芯⽚应该要发出第⼀个周期(cycle)的信号。接下来依照系统运作原理与bus protocol来debug。
17．现在常⽤的电⼦PCB设计软件如何满⾜电路抗⼲扰的要求?
眼模问：现在有哪些PCB设计软件，如何⽤PROTEL99合理的设计符合⾃⼰要求的PCB.⽐如如何满⾜⾼频电路的要求，如何考虑电路满⾜抗⼲扰的要求?
答：我没有使⽤Protel的经验，以下仅就设计原理来讨论。
⾼频数字电路主要是考虑传输线效应对信号质量与时序(timing)的影响。如特性阻抗的连续与匹配，端接⽅式的选择，拓朴(topology)⽅式的选择，⾛线的长度与间距，时钟(或strobe)信号skew的控制等。
如果器件已经固定，⼀般抗⼲扰的⽅式是拉⼤间距或加ground guard traces
18．关于lvds信号的布线
问：对于lvds低压差分信号，原则上是布线等长、平⾏，但实际上较难实现，是否能提供⼀些经验？
答差分信号布线时要求等长且平⾏的原因有下列⼏点：
1.平⾏的⽬的是要确保差分阻抗的完整性。平⾏间距不同的地⽅就等于是差分阻抗不连续。
2. 等长的⽬的是想要确保时序(timing)的准确与对称性。因为差分信号的时序跟这两个信号交叉点(或相对电压差值)有关，如果不等长，则此交叉点不会出现在信号振幅(swing amplitude)的中间，也会造成相邻两个时间间隔(time interval)不对称，增加时序控制的难度。
3.不等长也会增加共模(common mode)信号的成分，影响信号完整性(signal integrity)。
19：问：在电路板尺⼨固定的情况下，如果设计中需要容纳更多的功能，就往往需要提⾼PCB的⾛线密度，但是这样有可能导致⾛线的相互⼲扰增强，同时⾛线过细也使阻抗⽆法降低，请专家介绍在⾼速（>100MHz）⾼密度PCB设计中的技巧?
答：在设计⾼速⾼密度PCB时，串扰(crosstalk interference)确实是要特别注意的，因为它对时序(timing)与信号完整性(signal integrity)有很⼤的影响。以下提供⼏个注意的地⽅：
1.控制⾛线特性阻抗的连续与匹配。
2.⾛线间距的⼤⼩。⼀般常看到的间距为两倍线宽。可以透过仿真来知道⾛线间距对时序及信号完整性的影响，出可
容忍的最⼩间距。不同芯⽚信号的结果可能不同。
3.选择适当的端接⽅式。
4.避免上下相邻两层的⾛线⽅向相同，甚⾄有⾛线正好上下重迭在⼀起，因为这种串扰⽐同层相邻⾛线的情形还⼤。
5.利⽤盲埋孔(blind/buried via)来增加⾛线⾯积。但是PCB板的制作成本会增加。
在实际执⾏时确实很难达到完全平⾏与等长，不过还是要尽量做到。除此以外，可以预留差分端接和共模端接，以缓和
对时序与信号完整性的影响。
20．电源滤波的讲究
问：请问，模拟电源处的滤波经常是⽤LC电路。但是，我发现有时LC⽐RC滤波效果差，请问这是为什么，滤波时选⽤电感，电容值的⽅法是什么？
答; LC与RC滤波效果的⽐较必须考虑所要滤掉的频带与电感值的选择是否恰当。因为电感的感抗(reactance)⼤⼩与电感值和频率有关。如果电源的噪声频率较低，⽽电感值⼜不够⼤，这时滤波效果可能不如RC。但是，使⽤RC滤波要付出
的代价是电阻本⾝会耗能，效率较差，且要注意所选电阻能承受的功率。
电感值的选⽤除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反应能⼒。如果LC的输出端会有机会需要瞬间输出
⼤电流，则电感值太⼤会阻碍此⼤电流流经此电感的速度，增加纹波噪声(ripple noise)。
电容值则和所能容忍的纹波噪声规范值的⼤⼩有关。纹波噪声值要求越⼩，电容值会较⼤。⽽电容的ESR/ESL也会有影响。
另外，如果这LC是放在开关式电源(switching regulation power)的输出端时，还要注意此LC所产⽣的极点零点
(pole/zero)对负反馈控制(negative feedback control)回路稳定度的影响。
21. 多个数/模地的接法
问：当⼀块PCB板中有多个数/模功能块时，常规做法是要将数/模地分开，并分别在⼀点相连。这样，⼀块 PCB板上的地将被分割成多块，⽽且如何相互连接也⼤成问题。但有⼈采⽤另外⼀种办法，即在确保数/模分开布局，且数/模信号⾛线相互不交叉的情况下，整个PCB板地不做分割，数/模地都连到这个地平⾯上，这样做有何道理，请专家指教。
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