一种低功耗异步先入先出缓存器电路及芯片

1.本发明涉及半导体集成电路领域，尤其涉及一种低功耗异步先入先出缓存器电路及芯片。

背景技术：

2.目前信息社会对新型智能硬件的需求不断攀升，各式各样的柔性、透明电子产品被不断提出，它们具有许多新的特性，如可弯曲，可拉伸，可折叠，透明，超轻等，同时制备成本低。因此，与硅电子产品相比，柔性电子产品潜在地与我们的环境和生活融为一体。薄膜晶体管性能的最新进展使得采用它们来替代传统硅基场效应管在特定的基板上设计、制造多功能的集成电路势在必行。
3.尽管薄膜晶体管(tft)技术有很多优势，但金属氧化物tft目前只有性能好的n型晶体管，而没有成熟的p型器件与之互补，缺少高性能的互补器件对电路设计提出了挑战。在此情况下薄膜晶体管电路仅能基于单极型晶体管实现，无法采用传统硅基工艺的cmos技术。但是，目前的单极型异步先入先出缓存电路存有面积大、功耗大、可靠性差等缺点。

技术实现要素：

4.为至少一定程度上解决现有技术中存在的技术问题之一，本发明的目的在于提供一种低功耗异步先入先出缓存器电路及芯片。
5.本发明所采用的技术方案是：
6.一种低功耗异步先入先出缓存器电路，包括：双端口随机存取存储器，译码电路，读、写地址控制逻辑模块，跨时钟域处理模块以及空、满信号产生逻辑模块；
7.其中，所述读、写地址控制逻辑模块包括格雷码计数器；所述格雷码计数器只包含触发器而不存在组合逻辑，用于按照格雷码进行计数；
8.所述格雷码计数器为异步计数器，异步逻辑使得高位的触发器时钟翻转速率更慢，以减小动态功耗。
9.进一步地，所述读、写地址控制逻辑模块采用了时钟门控技术来进一步减小动态功耗。
10.进一步地，所述格雷码计数器包括带复位端的差分传输管逻辑d触发器和用作时钟门控的晶体管。
11.进一步地，所述格雷码计数器根据格雷码的变化规律来控制触发器的时钟翻转以及数据输入，n位格雷码的周期关系如下：
12.tn＝2t
n-i
(n《n)
13.tn＝t
n-1
＝2t
n-2
14.其中，tn表示除最高位n以外第n位的变化周期，tn表示最高位的变化周期，t
n-1
、t
n-1
和t
n-2
为对应偏移位的变化周期。
15.进一步地，所述格雷码计数器的输入时钟通过一个晶体管实现时钟门控，所述晶
体管的源极连接所述格雷码计数器的输入时钟，所述晶体管的漏极连接所述格雷码计数器的第一个触发器的时钟输入端；
16.所述晶体管若导通，则使能计数器进行计数；所述晶体管若截止，则关闭计数功能。
17.进一步地，所述格雷码计数器复位时，格雷码计数器进入初始状态，所有触发器的输出保持为0，从而保证fifo初始地址为确定值。
18.进一步地，所述双端口随机存取存储器由单极差分逻辑静态随机存取存储单元组成，所述单极差分逻辑静态随机存取存储单元的个数根据fifo深度和存储数据位数确定。
19.进一步地，所述跨时钟域处理模块用于采用同步器，将格雷码格式的读、写指针分别同步到写、读时钟域。
20.进一步地，所述空、满信号产生逻辑模块，由逻辑门构成，用于根据读地址和写地址的比较结果产生空、满标志信号。
21.本发明所采用的另一技术方案是：
22.一种芯片，包括如上所述的一种低功耗异步先入先出缓存器电路。
23.本发明的有益效果是：本发明采用一种格雷码计数器的全新结构，减小了芯片占用面积，以及通过异步逻辑降低动态功耗。另外，应用该格雷码计数器的整体fifo电路的输入输出数据稳定保持一致，保证了缓存器在数据交互上的可靠性。
附图说明
24.为了更清楚地说明本发明实施例或者现有技术中的技术方案，下面对本发明实施例或者现有技术中的相关技术方案附图作以下介绍，应当理解的是，下面介绍中的附图仅仅为了方便清晰表述本发明的技术方案中的部分实施例，对于本领域的技术人员而言，在无需付出创造性劳动的前提下，还可以根据这些附图获取到其他附图。
25.图1是本发明实施例中一种低功耗异步先入先出缓存器(fifo)电路的整体结构图；
26.图2是本发明实施例中三位格雷码计数器的电路原理图；
27.图3是本发明实施例中深度为4的异步fifo电路的实现图；
28.图4是本发明实施例中异步fifo读出数据与空满标志信号的示意图；
29.图5是本发明实施例中异步fifo直流电源总电流的示意图。
具体实施方式
30.下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。对于以下实施例中的步骤编号，其仅为了便于阐述说明而设置，对步骤之间的顺序不做任何限定，实施例中的各步骤的执行顺序均可根据本领域技术人员的理解来进行适应性调整。
31.在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和
操作，因此不能理解为对本发明的限制。
32.在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
33.本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
34.如图1所示，本实施例提供一种低功耗异步先入先出缓存器(fifo)电路，包括：双端口随机存取存储器，译码电路，读、写地址控制逻辑模块，跨时钟域处理模块以及空、满信号产生逻辑模块。
35.其中，双端口随机存取存储器(dpram)，由单极差分逻辑静态随机存取存储单元(udl_sram)组成，存储单元的个数根据fifo深度(行数)和存储数据位数(列数)确定。译码电路用来确定需要进行读写操作的是哪一行，该双端口随机存取存储器支持双端口读写，读写时钟可以不同，采用单极差分逻辑的优点是没有静态直流通路，从而显著减小存储器的静态功耗。
36.读、写地址控制逻辑模块，分别用于产生读、写地址并采用格雷码来降低跨时钟域处理中亚稳态问题的影响。写地址控制逻辑模块和读地址控制逻辑模块中使用格雷码计数器产生地址，能有效减小信号延迟、减小占用面积、降低整体功耗。
37.跨时钟域处理模块，采用同步器即打两拍的方式，用于将格雷码格式的读、写指针分别同步到写、读时钟域。跨时钟域处理模块包括写时钟到读时钟和读时钟到写时钟的跨时钟域处理两部分，其作用是减小亚稳态问题的影响。
38.空、满信号产生逻辑模块，由异或等逻辑门构成，空、满信号产生逻辑分别根据读地址和写地址的比较结果产生空、满标志信号。
39.传统的读写地址控制逻辑模块是由普通二进制计数器和自然二进制码转格雷码转换器构成的，即通过一个加法器将上一个地址与1相加，产生递增的自然二进制码，再通过转换器将自然二进制码转换为格雷码。该结构既包括用于进行加法运算和编码格式转换的组合逻辑，还包括用于保存地址的触发器，由于触发器之间的组合逻辑较长，存在较大延迟和静态功耗；另外，由于普通二进制计数器是同步逻辑，其中每一位触发器都由同一个时钟控制，时钟翻转速率快，会产生较大的动态功耗。
40.考虑到上述的影响，本实施例设计采用了一种格雷码计数器，其特点是按照格雷码进行计数，只包含触发器而不存在组合逻辑，可以减小静态功耗；触发器之间的路径延迟小，能够支持较高时钟频率。该格雷码计数器是异步计数器，异步逻辑使得高位的触发器时钟翻转速率更慢，可以减小动态功耗；另外采用了时钟门控技术来进一步减小动态功耗。参见图2，图2是一个三位格雷码计数器原理图，需要注意的是，本实施例以三位格雷码计数器进行举例说明，但是保护范围并不限于三位格雷码计数器。
41.参见图2，格雷码计数器由带复位端的差分传输管逻辑d触发器和用作时钟门控的晶体管组成。差分传输管逻辑d触发器具有结构简单，占用面积小，反映速度快的优点，并且不需要额外的逻辑就能具备互补时钟输入和互补数据输出。格雷码计数器的主要原理是根
据格雷码的变化规律来控制触发器的时钟翻转以及数据输入，n位格雷码的周期特征如下：
42.tn＝2t
n-i
(n《n)
43.tn＝t
n-1
＝2t
n-2
44.根据上面的周期关系，除最高一位之外，每一位的周期都是上一位的两倍，最高位和次高位的周期相等且都是倒数第三位的两倍，因此可以将对应的低位数据输出或反相输出作为高位的时钟输入来驱动触发器，另外有些位不能通过翻转直接得到，而应该适当打拍以满足正确的格雷码变化规律。图2所示的三位格雷码计数器的第二位和第三位就需要用计数器输入时钟打一拍来得到。这种异步计数方式相比于同步计数方式的优点是，高位的触发器时钟频率低，从而减少高位触发器的翻转次数，以此降低动态功耗。
45.另外，格雷码计数器的输入时钟通过一个晶体管实现时钟门控，晶体管的源极和漏极分别连接计数器输入时钟和第一个触发器的时钟输入端，晶体管的栅极连接时钟使能信号，该晶体管导通即使能计数器进行计数，截止即关闭计数功能。该技术的优点是，在时钟使能信号为低时，所有触发器的时钟不翻转，因此在不需要计数的时候，所有触发器都不工作，不存在由于翻转带来的动态功耗，从而降低整体电路的功耗。
46.复位时，格雷码计数器进入初始状态，所有触发器的输出保持为0，计数器初始值为000，从而保证fifo初始地址为确定值。
47.另一方面，由图2可知，相较于传统的普通二进制计数器加自然二进制码转格雷码转换器的方式，格雷码计数器的触发器之间不存在组合逻辑，路径延迟仅为导线固有延迟，使得最小周期更小，从而支持更高频率的计数功能。
48.以下结合附图及应用实例对上述的异步fifo进行详细解释说明。
49.将图2所示的三位格雷码计数器应用在深度为4的异步fifo上，存储器采用4行4列的单极差分逻辑静态随机存取存储器(udl_sram)，整个电路的搭建通过silvaco软件完成，其具体实现如图3所示。写时钟频率采用33.3khz，读时钟频率采用25khz，依次向异步fifo中写入数据1100、1111、0000、0011。
50.图4展示了从异步fifo中读出的数据与空、满信号的波形。从读出数据结果可以看出读出与写入的数据保持一致，实现了正确的读写，由于输出端加入了示波器负载的典型值(10mω∥12pf)来模拟实际测试场景，输出数据高电平7.91v，低电平0.01v，电压摆幅达到电源电压的79％。
51.从空、满信号波形可以看出读空与写满信号的判断完全正确，能有效标志异步fifo内部缓存空间的状态。
52.在读写过程中测得工作电流如图5所示，可见消耗的电流大致小于400ua，计算得到电流平均值330ua，平均静态功耗为3.3mw。
53.从输出结果可以看出，本发明使用的异步fifo缓存器正确实现了跨时钟域的数据读写功能，同时具有大摆幅和低功耗的优势。
54.综上所述，本实施例的异步fifo相对于现有技术，具有如下优点及有益效果：
55.(1)、本技术改进了传统的基于普通二进制计数器和自然二进制码转格雷码转换器的地址控制逻辑电路，采用一种格雷码计数器的全新结构，减小了芯片占用面积、通过异步逻辑和门控时钟技术以降低动态功耗，另外应用该结构计数器的整体fifo电路的输入输出数据稳定保持一致，保证了缓存器在数据交互上的可靠性。其中，控制逻辑部分采用格雷
码计数器代替普通二进制计数器，异步逻辑计数方式降低触发器翻转频率，有效降低了计数器的动态功耗。读写使能采用门控时钟技术，不进行读写时地址计数器没有任何翻转，即异步fifo在未使能的情况下计数器几乎不产生动态功耗。
56.(2)、本技术采用的技术方案中，fifo的存储器部分使用单极差分逻辑来减小静态功耗，fifo的控制逻辑部分使用差分传输管逻辑来减小占用面积，降低布局布线复杂度并提高响应速度。另外，存储部分采用单极差分逻辑静态随机存取存储器(udl_sram)，有效提高了输出电压摆幅，降低了数据存储的静态功耗。
57.(3)、本技术的异步fifo仅由单极型晶体管组成，适用于柔性电子技术(如薄膜晶体管等)。本专利设计异步先入先出缓存器电路，支持不同的读写时钟频率，用于不同时钟域之间的数据交互，实现了跨时钟域数据的传输；可以用于各种场合的跨时钟域数据传输以及数据的交互缓存。
58.总的来说，本技术解决了基于单极型薄膜晶体管的异步先入先出缓存器的具体实现难题，包括不同时钟域之间信号传递的困难以及存在较大的静态功耗和动态功耗，实现了低功耗、小面积和高稳定性。
59.本实施例还提供一种芯片，包括如图1所示的一种低功耗异步先入先出缓存器电路。
60.本实施例的一种芯片与上述的一种低功耗异步先入先出缓存器电路具有对应的关系，因此具备相应的的功能和有益效果。
61.在本说明书的上述描述中，参考术语“一个实施方式/实施例”、“另一实施方式/实施例”或“某些实施方式/实施例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
62.尽管已经示出和描述了本发明的实施方式，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施方式进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
63.以上是对本发明的较佳实施进行了具体说明，但本发明并不限于上述实施例，熟悉本领域的技术人员在不违背本发明精神的前提下还可做作出种种的等同变形或替换，这些等同的变形或替换均包含在本技术权利要求所限定的范围内。

技术特征：

1.一种低功耗异步先入先出缓存器电路，其特征在于，包括：双端口随机存取存储器，译码电路，读、写地址控制逻辑模块，跨时钟域处理模块以及空、满信号产生逻辑模块；其中，所述读、写地址控制逻辑模块包括格雷码计数器；所述格雷码计数器只包含触发器而不存在组合逻辑，用于按照格雷码进行计数；所述格雷码计数器为异步计数器，异步逻辑使得高位的触发器时钟翻转速率更慢，以减小动态功耗。2.根据权利要求1所述的一种低功耗异步先入先出缓存器电路，其特征在于，所述读、写地址控制逻辑模块采用了时钟门控技术来进一步减小动态功耗。3.根据权利要求1所述的一种低功耗异步先入先出缓存器电路，其特征在于，所述格雷码计数器包括带复位端的差分传输管逻辑d触发器和用作时钟门控的晶体管。4.根据权利要求3所述的一种低功耗异步先入先出缓存器电路，其特征在于，所述格雷码计数器根据格雷码的变化规律来控制触发器的时钟翻转以及数据输入，n位格雷码的周期关系如下：t
n
＝2t
n-1
(n<n)t
n
＝t
n-1
＝2t
n-2
其中，t
n
表示除最高位n以外第n位的变化周期，t
n
表示最高位的变化周期，t
n-1
、t
n-1
和t
n-2
为对应偏移位的变化周期。5.根据权利要求3所述的一种低功耗异步先入先出缓存器电路，其特征在于，所述格雷码计数器的输入时钟通过一个晶体管实现时钟门控，所述晶体管的源极连接所述格雷码计数器的输入时钟，所述晶体管的漏极连接所述格雷码计数器的第一个触发器的时钟输入端；所述晶体管若导通，则使能计数器进行计数；所述晶体管若截止，则关闭计数功能。6.根据权利要求3所述的一种低功耗异步先入先出缓存器电路，其特征在于，所述格雷码计数器复位时，格雷码计数器进入初始状态，所有触发器的输出保持为0，从而保证fifo初始地址为确定值。7.根据权利要求1所述的一种低功耗异步先入先出缓存器电路，其特征在于，所述双端口随机存取存储器由单极差分逻辑静态随机存取存储单元组成，所述单极差分逻辑静态随机存取存储单元的个数根据fifo深度和存储数据位数确定。8.根据权利要求1所述的一种低功耗异步先入先出缓存器电路，其特征在于，所述跨时钟域处理模块用于采用同步器，将格雷码格式的读、写指针分别同步到写、读时钟域。9.根据权利要求1所述的一种低功耗异步先入先出缓存器电路，其特征在于，所述空、满信号产生逻辑模块，由逻辑门构成，用于根据读地址和写地址的比较结果产生空、满标志信号。10.一种芯片，其特征在于，包括如权利要求1-9任一项所述的一种低功耗异步先入先出缓存器电路。

技术总结

本发明公开了一种低功耗异步先入先出缓存器电路及芯片，其中电路包括：双端口随机存取存储器，译码电路，读、写地址控制逻辑模块，跨时钟域处理模块以及空、满信号产生逻辑模块；其中，读、写地址控制逻辑模块包括格雷码计数器；格雷码计数器只包含触发器而不存在组合逻辑，用于按照格雷码进行计数；格雷码计数器为异步计数器，异步逻辑使得高位的触发器时钟翻转速率更慢，以减小动态功耗。本发明采用一种格雷码计数器的全新结构，减小了芯片占用面积，以及通过异步逻辑降低动态功耗；另外，应用该格雷码计数器的整体FIFO电路的输入输出数据稳定保持一致，保证了缓存器在数据交互上的可靠性。本发明可广泛应用于半导体集成电路领域。域。域。