一种基于极性加固技术的12T抗辐照SRAM存储单元

一种基于极性加固技术的12t抗辐照sram存储单元
技术领域
1.本发明涉及sram(static random access memory，中文为静态随机存储器)技术领域，尤其涉及一种基于极性加固技术的12t(12t是指12个cmos管)抗辐照sram存储单元，它是一种可以提高存储单元写速度和提高单元抗单粒子翻转(single event upset，seu)能力的单元电路结构，以下简称rhmc-12t。

背景技术：

2.随着集成电路产业的快速发展，静态随机存储器已经成为高性能集成电路(ic)的关键组成部分。在航天电子设备中，集成电路芯片几乎是不可缺少的部件，而航天电子设备往往处于空间辐射环境中，一旦来自宇宙射线的高能粒子撞击存储单元的一个敏感节点，偶尔就会造成暂时的单粒子翻转(seu)。同时，sram单元的存储节点电容随着总面积的减小而减小，而电源电压随着技术发展而降低，这减少了存储节点的电荷，因此高能粒子(高能量粒子(如中子)存在于宇宙射线和射线粒子中)的影响容易导致seu的混乱。当高能粒子穿过硅基板时，会产生少数载流子(电子和空穴对)，这些载流子在源极或漏极扩散处被收集和积累，在敏感节点处产生电压瞬变。如果累积的电量大于敏感节点上的电量，则会改变敏感存储节点上的数据。
3.为解决sram单元的seu的影响，提高存储单元抗seu的能力，现有技术中主要包括以下几种方案：
4.(1)如图1所示的电路是shah m.jahinuzzamandeng和david j.rennie在2009年提出的一种soft error tolerant 10t sram bitcell(quatro 10t)电路，它由四个pmos晶体管和六个nmos晶体管构成，其中有两个noms晶体管作为传输晶体管；该电路的写能力较差，写延迟较高，在高频下写失败率较大。
5.(2)如图2所示的电路是基本的6t sram存储单元，它由两个pmos晶体管和四个nmos晶体管构成；该存储单元所使用的晶体管数量最少，因此具有最小的面积，但该电路不具备任何的抗单节点翻转的能力。
6.(3)如图3所示的电路是soumitra pal在2021年提出的一种soft-error-aware-14t(sea14t)电路，它是由六个pmos晶体管和八个nmos晶体管组成，其中两个nmos晶体管作为传输晶体管；它虽具有较好的抗seu能力，但电路消耗的面积较大且写数据延迟较高。
7.(4)如图4所示的电路是aibin yan在2019年提出的quadruple cross-coupled memory(qccm12t)电路，它使用四个存取晶体管，具有较低的读写存取时间，能较好的容忍单节点翻转和少数双节点对翻转，但该电路具有较大的静态功耗。
8.(5)如图5所示的电路是soumitra pal在2021年提出的一种soft-error resilient read decoupled 12t(srrd12t)电路，它是由八个pmos晶体管和四个nmos晶体管组成的，其中两个nmos晶体管和两个pmos晶体管作为传输晶体管，它虽然具有较低的写延迟，但其读延迟较高。
9.有鉴于此，特提出本发明。

技术实现要素：

10.本发明的目的是提供了一种基于极性加固技术的12t抗辐照sram存储单元，以解决现有技术中存在的上述技术问题。本发明不仅能够提高sram存储单元的抗单粒子翻转能力，而且可以在牺牲较小单元面积的情况下大幅提高sram存储单元写速度，降低了sram存储单元功耗。
11.本发明的目的是通过以下技术方案实现的：
12.一种基于极性加固技术的12t抗辐照sram存储单元，包括4个nmos晶体管和8个pmos晶体管，这4个nmos晶体管分别定义为n1、n2、n3、n4；这8个pmos晶体管分别定义为p1、p2、p3、p4、p5、p6、p7、p8；内部存储节点i2和内部存储节点i3由pmos晶体管p2和pmos晶体管p3交叉耦合，外部存储节点i1和外部存储节点i4由nmos晶体管n1和nmos晶体管n2交叉耦合；pmos晶体管p1和pmos晶体管p4作为上拉管，nmos晶体管n1和nmos晶体管n2作为下拉管；pmos晶体管p1和pmos晶体管p4对内部存储节点i2和内部存储节点i3进行加固，内部存储节点i2和内部存储节点i3全部由pmos晶体管包围，这构成了极性加固结构；内部存储节点i2通过pmos晶体管p7连接到第二位线blb，内部存储节点i3通过pmos晶体管p8连接到第一位线bl，外部存储节点i1通过nmos晶体管n3连接到第一位线bl，外部存储节点i4通过nmos晶体管n4连接到第二位线blb，nmos晶体管n3和nmos晶体管n4由第一字线wl控制，pmos晶体管p7和pmos晶体管p8由第二字线wwl控制。
13.优选地，pmos晶体管p2的漏极与pmos晶体管p3的栅极、pmos晶体管p5的源极电连接于内部存储节点i2，pmos晶体管p5的漏极接地，pmos晶体管p3的漏极与pmos晶体管p2的栅极、pmos晶体管p6的源极电连接于内部存储节点i3，pmos晶体管p6的漏极接地；nmos晶体管n1的漏极与nmos晶体管n2的栅极、pmos晶体管p6的栅极电连接于外部存储节点i1，nmos晶体管n1的源极接地，nmos晶体管n2的漏极与nmos晶体管n1的栅极、pmos晶体管p5的栅极电连接于外部存储节点i4，nmos晶体管n2的源极接地；pmos晶体管p1的源极接电压vdd，pmos晶体管p1的栅极与内部存储节点i2电连接，pmos晶体管p1的漏极与外部存储节点i1、pmos晶体管p3的源极电连接；pmos晶体管p4的源极接电压vdd，pmos晶体管p4的栅极与内部存储节点i3电连接，pmos晶体管p4的漏极与外部存储节点i4、pmos晶体管p2的源极电连接；
14.pmos晶体管p7的漏极与内部存储节点i2电连接，pmos晶体管p7的源极与第二位线blb电连接，pmos晶体管p7的栅极与第二字线wwl电连接；pmos晶体管p8的漏极与内部存储节点i3电连接，pmos晶体管p8的源极与第一位线bl电连接，pmos晶体管p8的栅极与第二字线wwl电连接；
15.nmos晶体管n3的漏极与外部存储节点i1电连接，nmos晶体管n3的源极与第一位线bl电连接，nmos晶体管n3的栅极与第一字线wl电连接；nmos晶体管n4的漏极与外部存储节点i4电连接，nmos晶体管n4的源极与第二位线blb电连接，nmos晶体管n4的栅极与第一字线wl电连接。
16.优选地，所有nmos晶体管和所有pmos晶体管的栅长均为65nm；pmos晶体管p1和pmos晶体管p4的栅宽为420nm，pmos晶体管p2和pmos晶体管p3的栅宽为280nm，pmos晶体管p5和pmos晶体管p6的栅宽为85nm，pmos晶体管p7和pmos晶体管p8的栅宽为140nm，nmos晶体管n1和nmos晶体管n2的栅宽为280nm，nmos晶体管n3和nmos晶体管n4的栅宽为140nm。
17.与现有技术相比，本发明包括4个nmos晶体管和8个pmos晶体管，内部存储节点i2
和内部存储节点i3由pmos晶体管p2和pmos晶体管p3交叉耦合，外部存储节点i1和外部存储节点i4由nmos晶体管n1和nmos晶体管n2交叉耦合；pmos晶体管p1和pmos晶体管p4作为上拉管，nmos晶体管n1和nmos晶体管n2作为下拉管；pmos晶体管p1和pmos晶体管p4对内部存储节点i2和内部存储节点i3进行加固，内部存储节点i2和内部存储节点i3全部由pmos晶体管包围，这构成了极性加固结构；nmos晶体管n3、nmos晶体管n4、pmos晶体管p7和pmos晶体管p8为传输晶体管，nmos晶体管n3和nmos晶体管n4由第一字线wl控制，pmos晶体管p7和pmos晶体管p8由第二字线wwl控制；也就是说，本发明采用了不同类型晶体管在空间重离子轰击下具有单一翻转特性的极性加固原理进行设计，利用这一设计保证了内部存储节点i2和内部存储节点i3的稳定性，进而加强了本发明电路内部节点的抗翻转能力。同时该电路使用四个传输晶体管进行读写，当在写入数据的过程中，位线通过传输晶体管n3、n4、p7、p8同时向内部节点i1\i4与i2\i3写入数据，这使得存储节点更容易被写入数据，因此本发明大大提高了单元的数据写入速度，由于写速度的提高，使得该电路具有较低的功耗。
附图说明
18.为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
19.图1为现有技术中quatro 10t电路的结构示意图；
20.图2为现有技术中6t电路的结构示意图；
21.图3为现有技术中sea14t电路的结构示意图；
22.图4为现有技术中qccm12t电路的结构示意图；
23.图5为现有技术中srrd12t电路的结构示意图；
24.图6为本发明实施例所提供的基于极性加固技术的12t抗辐照sram存储单元(简称rhmc-12t)的结构示意图；
25.图7为本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元的时序波形图(仿真条件为：corner：tt；temperature：25℃；vdd：1.2v)；
26.图8为本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元在不同时刻、不同节点受到双指数电流源脉冲注入的瞬态波形仿真图(仿真条件为：vdd：1.2v)；
27.图9为现有技术中quatro 10t电路、6t电路、sea14t电路、qccm12t电路、srrd12t电路与本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元的eqm值对比图(仿真条件为：vdd：1.2v)；
28.图10为现有技术中quatro 10t电路、6t电路、sea14t电路、qccm12t电路、srrd12t电路与本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元的hsnm、rsnm、wsnm对比图(仿真条件为：corner：tt；temperature：27℃；vdd：1.2v)。
具体实施方式
29.下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述；显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例，这并不
构成对本发明的限制。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
30.首先对本文中可能使用的术语进行如下说明：
31.术语“包括”、“包含”、“含有”、“具有”或其它类似语义的描述，应被解释为非排它性的包括。例如：包括某技术特征要素(如原料、组分、成分、载体、剂型、材料、尺寸、零件、部件、机构、装置、步骤、工序、方法、反应条件、加工条件、参数、算法、信号、数据、产品或制品等)，应被解释为不仅包括明确列出的某技术特征要素，还可以包括未明确列出的本领域公知的其它技术特征要素。
32.下面对本发明所提供的基于极性加固技术的12t抗辐照sram存储单元进行详细描述。本发明中未作详细描述的内容属于本领域专业技术人员公知的现有技术。本发明实施例中未注明具体条件者，按照本领域常规条件或制造商建议的条件进行。本发明实施例中所用试剂或仪器未注明生产厂商者，均为可以通过市售购买获得的常规产品。
33.实施例1
34.如图6所示，本发明实施例1提供了一种基于极性加固技术的12t抗辐照sram存储单元(简称rhmc-12t)，其结构主要包括4个nmos晶体管和8个pmos晶体管，这4个nmos晶体管分别定义为n1、n2、n3、n4；这8个pmos晶体管分别定义为p1、p2、p3、p4、p5、p6、p7、p8。内部存储节点i2和内部存储节点i3由pmos晶体管p2和pmos晶体管p3交叉耦合，外部存储节点i1和外部存储节点i4由nmos晶体管n1和nmos晶体管n2交叉耦合；pmos晶体管p1和pmos晶体管p4作为上拉管，nmos晶体管n1和nmos晶体管n2作为下拉管；pmos晶体管p1和pmos晶体管p4对内部存储节点i2和内部存储节点i3进行加固，内部存储节点i2和内部存储节点i3全部由pmos晶体管包围，这构成了极性加固结构；内部存储节点i2通过pmos晶体管p7连接到第二位线blb，内部存储节点i3通过pmos晶体管p8连接到第一位线bl，外部存储节点i1通过nmos晶体管n3连接到第一位线bl，外部存储节点i4通过nmos晶体管n4连接到第二位线blb，nmos晶体管n3和nmos晶体管n4由第一字线wl控制，pmos晶体管p7和pmos晶体管p8由第二字线wwl控制。
35.具体地，该基于极性加固技术的12t抗辐照sram存储单元的具体结构包括：pmos晶体管p2的漏极与pmos晶体管p3的栅极、pmos晶体管p5的源极电连接于内部存储节点i2，pmos晶体管p5的漏极接地，pmos晶体管p3的漏极与pmos晶体管p2的栅极、pmos晶体管p6的源极电连接于内部存储节点i3，pmos晶体管p6的漏极接地；nmos晶体管n1的漏极与nmos晶体管n2的栅极、pmos晶体管p6的栅极电连接于外部存储节点i1，nmos晶体管n1的源极接地，nmos晶体管n2的漏极与nmos晶体管n1的栅极、pmos晶体管p5的栅极电连接于外部存储节点i4，nmos晶体管n2的源极接地；pmos晶体管p1的源极接电压vdd，pmos晶体管p1的栅极与内部存储节点i2电连接，pmos晶体管p1的漏极与外部存储节点i1、pmos晶体管p3的源极电连接；pmos晶体管p4的源极接电压vdd，pmos晶体管p4的栅极与内部存储节点i3电连接，pmos晶体管p4的漏极与外部存储节点i4、pmos晶体管p2的源极电连接，从而pmos晶体管p1和pmos晶体管p4对内部存储节点i2和内部存储节点i3进行加固，内部存储节点i2和内部存储节点i3全部由pmos晶体管包围，这构成了极性加固结构。pmos晶体管p7的漏极与内部存储节点i2电连接，pmos晶体管p7的源极与第二位线blb电连接，pmos晶体管p7的栅极与第二字线wwl电连接；pmos晶体管p8的漏极与内部存储节点i3电连接，pmos晶体管p8的源极与第一
位线bl电连接，pmos晶体管p8的栅极与第二字线wwl电连接。nmos晶体管n3的漏极与外部存储节点i1电连接，nmos晶体管n3的源极与第一位线bl电连接，nmos晶体管n3的栅极与第一字线wl电连接；nmos晶体管n4的漏极与外部存储节点i4电连接，nmos晶体管n4的源极与第二位线blb电连接，nmos晶体管n4的栅极与第一字线wl电连接；也就是说，nmos晶体管n3、nmos晶体管n4、pmos晶体管p7和pmos晶体管p8为传输晶体管。
36.进一步地，本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元中，所有nmos晶体管和所有pmos晶体管的栅长均为65nm，pmos晶体管p1和pmos晶体管p4的栅宽为420nm，pmos晶体管p2和pmos晶体管p3的栅宽为280nm，pmos晶体管p5和pmos晶体管p6的栅宽为85nm，pmos晶体管p7和pmos晶体管p8的栅宽为140nm，nmos晶体管n1和nmos晶体管n2的栅宽为280nm，nmos晶体管n3和nmos晶体管n4的栅宽为140nm，使用这些尺寸的nmos晶体管和pmos晶体管可以增大本发明实施例1中基于极性加固技术的12t抗辐照sram存储单元的抗干扰性能，如果改变了这些晶体管的尺寸，可能会导致所设计的电路的功能发生改变，达不到抗单粒子翻转的能力。
37.更进一步地，本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元的原理如下：
38.(1)在保持阶段，第一位线bl和第二位线blb都预充到高电平，第一字线wl为低电平，第二字线wwl为高电平，电路内部保持初始的状态，电路不工作。
39.(2)在读数据阶段，第一位线bl和第二位线blb都预充到高电平，第一字线wl为高电平，第二字线wwl为高电平，nmos晶体管n3和nmos晶体管n4打开，pmos晶体管p7和pmos晶体管p8关闭；如果该单元电路存储的数据为
‘0’
，即“i1＝i3＝0、i2＝i4＝1”，那么第一位线bl通过nmos晶体管n3和nmos晶体管n1向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据；如果该单元电路存储的数据为
‘1’
，即“i1＝i3＝1、i2＝i4＝0”，那么第二位线blb通过nmos晶体管n4和nmos晶体管n2向地放电，使得位线产生电压差，然后通过灵敏放大器读出数据。
40.(3)在写入数据阶段，第一字线wl为高电平，第二字线wwl为低电平。如果第一位线bl为高电平、第二位线blb为低电平，那么通过nmos晶体管n3和pmos晶体管p8分别向外部存储节点i1与内部存储节点i3写
‘1’
；如果第一位线bl为低电平、第二位线blb为高电平，那么通过nmos晶体管n3和pmos晶体管p8分别向外部存储节点i1与内部存储节点i3写
‘0’
。当在写入的过程中，因为通过nmos晶体管n3、nmos晶体管n4、pmos晶体管p7、pmos晶体管p8同时向存储节点i1\i4与i3\i2写入数据，使得存储节点更容易被写入数据，这样写入的速度会大大提高，同时由于写入速度的大大提高从而使电路的功耗降低。
41.与现有技术相比，本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元中，当只考虑电路结构对抗辐照性能的提升时，如果电路的存储节点受到粒子轰击，由于电路的内部存储节点i2和内部存储节点i3均由pmos晶体管包围，根据极性加固原理，空间粒子轰击敏感节点pmos管，在节点仅产生“0-1”的电压脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得内部节点i2和内部存储节点i3有效避免发生翻转，同时内部存储节点i2和内部存储节点i3的节点数据的稳定保证了外部存储节点i1和外部存储节点i4可以在发生翻转后恢复至初始状态，从而使得电路抗seu的能力得到大幅提高；如果是其他非关键节点受到粒子的轰击，那么存储单元更加不易受到影响；因此本发明实
施例1能够提高sram存储单元的抗单粒子翻转能力，而且可以在牺牲较小单元面积的情况下大幅提高sram存储单元写速度，降低了sram存储单元功耗。
42.下面对如图1所示的现有技术中quatro 10t电路、如图2所示的现有技术中6t电路、如图3所示的现有技术中sea14t电路、如图4所示的现有技术中qccm12t电路、如图5所示的现有技术中srrd12t电路与如图6所示的本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元进行以下性能对比分析：
43.(1)对本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元进行仿真(仿真条件为：corner：tt；temperature：25℃；vdd：1.2v)，从而可以得到如图7所示的时序波形图。由图7可以看出：本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元可以实现正常的存储节点进行写
‘1’
、读
‘1’
、写
‘0’
和读
‘0’
的操作。
44.(2)对本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元进行仿真(仿真条件为：vdd：1.2v)，从而可以得到如图8所示的本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元在不同时刻、不同节点受到双指数电流源脉冲注入的瞬态波形仿真图。由图8可以看出：本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元可以实现所有的单节点翻转恢复，具有较好的单节点和多节点翻转免疫特性。
45.(3)对如图1所示的现有技术中quatro 10t电路、如图2所示的现有技术中6t电路、如图3所示的现有技术中sea14t电路、如图4所示的现有技术中qccm12t电路、如图5所示的现有技术中srrd12t电路与如图6所示的本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元进行仿真对比(仿真条件为：vdd：1.2v)，从而可以得到如下图9所示的eqm(电路性能衡量标准)值对比图。由图9可以看出：本发明实施例1的电路性能较好。
46.(4)对如图1所示的现有技术中quatro 10t电路、如图2所示的现有技术中6t电路、如图3所示的现有技术中sea14t电路、如图4所示的现有技术中qccm12t电路、如图5所示的现有技术中srrd12t电路与如图6所示的本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元进行仿真对比(仿真条件为：corner：tt；temperature：27℃；vdd：1.2v)，从而可以得到如下图10所示的hsnm(保持噪声容限)、rsnm(读噪声容限)、wsnm(写噪声容限)对比图。由图10可以看出：本发明实施例1的保持数据、读数据、写数据的抗干扰的能力相对较好。
47.(5)对如图1所示的现有技术中quatro 10t电路、如图2所示的现有技术中6t电路、如图3所示的现有技术中sea14t电路、如图4所示的现有技术中qccm12t电路、如图5所示的现有技术中srrd12t电路与如图6所示的本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元进行电路面积对比、读写时间和功耗仿真对比(仿真条件为：corner：tt；temperature：25℃；vdd：1.2v)，从而可以得到如下表1所示的电路面积、读写时间和功耗仿真对比表：
48.表1
49.sram存储单元电路电路面积(μm)读操作时间(ps)写操作时间(ps)功耗(μw)srrd12t8.8290.0038.8057.596t4.5641.19103.0859.90quatro 10t7.0960.73389.4062.75
qccm12t8.3621.2757.6097.20sea14t9.0548.00100.4258.44本发明实施例18.7646.2039.2257.35
50.由表1可以看出：与现有技术中的五种sram存储单元电路相比，本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元具有最低的功耗，而且本发明实施例1的写操作速度与现有技术中srrd12t电路相当，远远好于其他几种现有sram存储单元电路，同时本发明实施例1的读操作速度远远好于现有技术中srrd12t电路，因此本发明实施例可以在牺牲较小单元面积的情况下大幅提高sram存储单元读写速度，而且能够降低sram存储单元功耗。
51.(6)对如图1所示的现有技术中quatro 10t电路、如图2所示的现有技术中6t电路、如图3所示的现有技术中sea14t电路、如图4所示的现有技术中qccm12t电路、如图5所示的现有技术中srrd12t电路与如图6所示的本发明实施例1所提供的基于极性加固技术的12t抗辐照sram存储单元进行临界电荷对比仿真(仿真条件为：corner：tt；temperature：27℃；vdd：1.2v)，从而可以得到如下表2所示的临界电荷对比表：
52.表2
[0053][0054]
由表2可以看出：与现有技术中的sram存储单元电路相比，本发明实施例1的临界电荷相对较高，体现出本发明施例1的抗单粒子翻转能力相对较强。
[0055]
综上可见，本发明实施例不仅能够提高sram存储单元的抗单粒子翻转能力，而且可以在牺牲较小单元面积的情况下大幅提高sram存储单元写速度，降低了sram存储单元功耗。
[0056]
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。本文背景技术部分公开的信息仅仅旨在加深对本发明的总体背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

技术特征：

1.一种基于极性加固技术的12t抗辐照sram存储单元，其特征在于，包括4个nmos晶体管和8个pmos晶体管，这4个nmos晶体管分别定义为n1、n2、n3、n4；这8个pmos晶体管分别定义为p1、p2、p3、p4、p5、p6、p7、p8；内部存储节点i2和内部存储节点i3由pmos晶体管p2和pmos晶体管p3交叉耦合，外部存储节点i1和外部存储节点i4由nmos晶体管n1和nmos晶体管n2交叉耦合；pmos晶体管p1和pmos晶体管p4作为上拉管，nmos晶体管n1和nmos晶体管n2作为下拉管；pmos晶体管p1和pmos晶体管p4对内部存储节点i2和内部存储节点i3进行加固，内部存储节点i2和内部存储节点i3全部由pmos晶体管包围，这构成了极性加固结构；内部存储节点i2通过pmos晶体管p7连接到第二位线blb，内部存储节点i3通过pmos晶体管p8连接到第一位线bl，外部存储节点i1通过nmos晶体管n3连接到第一位线bl，外部存储节点i4通过nmos晶体管n4连接到第二位线blb，nmos晶体管n3和nmos晶体管n4由第一字线wl控制，pmos晶体管p7和pmos晶体管p8由第二字线wwl控制。2.根据权利要求1所述的基于极性加固技术的12t抗辐照sram存储单元，其特征在于，pmos晶体管p2的漏极与pmos晶体管p3的栅极、pmos晶体管p5的源极电连接于内部存储节点i2，pmos晶体管p5的漏极接地，pmos晶体管p3的漏极与pmos晶体管p2的栅极、pmos晶体管p6的源极电连接于内部存储节点i3，pmos晶体管p6的漏极接地；nmos晶体管n1的漏极与nmos晶体管n2的栅极、pmos晶体管p6的栅极电连接于外部存储节点i1，nmos晶体管n1的源极接地，nmos晶体管n2的漏极与nmos晶体管n1的栅极、pmos晶体管p5的栅极电连接于外部存储节点i4，nmos晶体管n2的源极接地；pmos晶体管p1的源极接电压vdd，pmos晶体管p1的栅极与内部存储节点i2电连接，pmos晶体管p1的漏极与外部存储节点i1、pmos晶体管p3的源极电连接；pmos晶体管p4的源极接电压vdd，pmos晶体管p4的栅极与内部存储节点i3电连接，pmos晶体管p4的漏极与外部存储节点i4、pmos晶体管p2的源极电连接；pmos晶体管p7的漏极与内部存储节点i2电连接，pmos晶体管p7的源极与第二位线blb电连接，pmos晶体管p7的栅极与第二字线wwl电连接；pmos晶体管p8的漏极与内部存储节点i3电连接，pmos晶体管p8的源极与第一位线bl电连接，pmos晶体管p8的栅极与第二字线wwl电连接；nmos晶体管n3的漏极与外部存储节点i1电连接，nmos晶体管n3的源极与第一位线bl电连接，nmos晶体管n3的栅极与第一字线wl电连接；nmos晶体管n4的漏极与外部存储节点i4电连接，nmos晶体管n4的源极与第二位线blb电连接，nmos晶体管n4的栅极与第一字线wl电连接。3.根据权利要求1或2所述的基于极性加固技术的12t抗辐照sram存储单元，其特征在于，所有nmos晶体管和所有pmos晶体管的栅长均为65nm；pmos晶体管p1和pmos晶体管p4的栅宽为420nm，pmos晶体管p2和pmos晶体管p3的栅宽为280nm，pmos晶体管p5和pmos晶体管p6的栅宽为85nm，pmos晶体管p7和pmos晶体管p8的栅宽为140nm，nmos晶体管n1和nmos晶体管n2的栅宽为280nm，nmos晶体管n3和nmos晶体管n4的栅宽为140nm。

技术总结

本发明公开了一种基于极性加固技术的12T抗辐照SRAM存储单元，包括4个NMOS晶体管和8个PMOS晶体管；内部存储节点I2和I3由P2和P3交叉耦合，外部存储节点I1和I4由N1和N2交叉耦合；P1和P4作为上拉管，P1和P4对I2和I3进行加固，I2和I3全部由PMOS晶体管包围，这构成了极性加固结构；I2通过P7连接到第BLB，I3通过P8连接到BL，I1通过N3连接到BL，I4通过N4连接到BLB，N3和N4由WL控制，P7和P8由WWL控制。本发明能够提高SRAM存储单元的抗单粒子翻转能力，而且可以在牺牲较小单元面积的情况下大幅提高SRAM存储单元写速度，降低了SRAM存储单元的功耗。降低了SRAM存储单元的功耗。降低了SRAM存储单元的功耗。

技术研发人员：

赵强 李正亚 高珊 郝礼才 彭春雨 卢文娟 吴秀龙 蔺智挺 陈军宁

受保护的技术使用者：

安徽大学

技术研发日：

2022.01.20

技术公布日：

2022/5/17