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耦合到下拉晶体管的字线及相关装置、系统及方法与流程

耦合到下拉晶体管的字线及相关装置、系统及方法
1.优先权主张
2.本技术要求2020年11月12日申请的针对“耦合到下拉晶体管的字线及相关装置、系统及方法(word lines coupled to pull-down transistors,and related devices,systems,and methods)”的序列号为17/096,476的美国专利申请案的申请日期的权益。
技术领域
3.本公开的实施例涉及存储器装置。更具体来说，各种实施例涉及包含耦合到下拉晶体管的字线的存储器装置及相关方法、装置及系统。

背景技术：

4.存储器装置通常被提供作为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含(举例来说)随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)、电阻式随机存取存储器(rram)、双倍数据速率存储器(ddr)、低功率双倍数据速率存储器(lpddr)、相变存储器(pcm)及快闪存储器。
5.存储器装置可包含经配置以可通过字线及位线存取的许多存储器单元。字线可相对于存储器单元平行延伸。

技术实现要素：

6.本公开的一或多个实施例可包含一种存储器装置。所述存储器装置可包含若干存储器单元、第一字线及第二字线。所述第一字线可经配置以将电压施加到若干晶体管以存取所述若干存储器单元中的至少一者。所述第一字线可包含电耦合到第一驱动器的第一部分及电耦合到下拉晶体管的栅极的第二部分。所述第二字线可定位成邻近于所述第一字线。所述第二字线可包含电耦合到第二驱动器的第三部分及电耦合到所述下拉晶体管的漏极的第四部分。
7.本公开的另一实施例可包含一种存储器装置。所述存储器装置可包含第一字线。所述第一字线可经配置以将电压施加到若干晶体管以存取所述存储器装置的若干存储器单元。所述第一字线可包含电耦合到驱动器的第一部分及第二部分。所述第二部分可电耦合到：第一下拉晶体管的栅极；第二下拉晶体管的漏极；及第三下拉晶体管的漏极。
8.本公开的又另一实施例可包含一种系统。所述系统可包含：至少一个输入装置；至少一个输出装置；至少一个处理器装置；及至少一个存储器装置。所述至少一个处理器装置可操作地耦合到所述输入装置及所述输出装置。所述存储器装置可操作地耦合到所述至少一个处理器装置。所述存储器装置可包含：第一字线；第二字线及第一下拉晶体管。所述第一字线可经配置以将电压施加到若干晶体管以存取所述存储器装置的若干存储器单元。所述第二字线可邻近所述第一字线。所述第一下拉晶体管可包含漏极及栅极。所述漏极可电耦合到所述第一字线。所述栅极可电耦合到所述第二字线。
附图说明
9.虽然本公开以特别指出且清楚地主张特定实施例的权利要求书结束，但在结合附图阅读时，可从以下描述更容易地确定本公开的范围内的实施例的各种特征及优势，其中：
10.图1是说明根据本公开的至少一个实施例的实例存储器装置的框图；
11.图2是说明存储器装置的字线及驱动器的示意图；
12.图3是说明根据本公开的至少一个实施例的存储器装置的字线及下拉晶体管的实例配置的示意图；
13.图4是说明根据本公开的至少一个实施例的存储器装置的字线及下拉晶体管的另一实例配置的示意图；
14.图5是说明根据本公开的至少一个实施例的实例存储器系统的简化框图；及
15.图6是说明根据本公开的至少一个实施例的实例电子系统的简化框图。
具体实施方式
16.一些存储器装置包含若干存储器单元，每一存储器单元经配置以存储一位信息(例如)作为电容器上的电荷。存储器装置进一步包含经配置以提供对若干存储器单元的存取的存取晶体管、字线及位线。对存储器单元的存取可提供个别地对存储器单元进行放电及充电以将数据共同读取及写入到存储器单元的能力。字线及位线可在存储器单元周围、上方及/或下方布置成行及列。字线可为长导电线、平行布置、紧密间隔且经配置以个别地充电。
17.字线可能受电容耦合的影响。举例来说，当特定字线以存取电压充电(例如，以激活存取晶体管)时，邻近于所述特定字线的字线可通过电容耦合接收电压。对不希望被存取的字线进行充电(甚至部分充电)可导致存储器单元的放电(或部分放电)，此可能损害存储器装置的性能。
18.本公开的一些实施例包含电耦合到字线的一或多个下拉晶体管以降低字线之间的电容耦合的效应。本公开的一些实施例包含电耦合在字线对之间的一或多个下拉晶体管，使得对特定字线充电可激活所述下拉晶体管中的至少一者以下拉接近所述特定字线的字线的电压。下拉附近字线的电压可降低经充电字线与一或多个附近字线之间的电容耦合的效应。
19.图1是说明根据本公开的至少一个实施例的实例存储器装置100的功能框图。存储器装置100可包含(举例来说)dram(动态随机存取存储器)、sram(静态随机存取存储器)、sdram(同步动态随机存取存储器)、ddr sdram(双倍数据速率sdram，例如ddr4 sdram及类似者)、sgram(同步图形随机存取存储器)或三维(3d)dram。可集成在半导体芯片上的存储器装置100可包含存储器阵列102。
20.在图1的实施例中，存储器阵列102展示为包含8个存储器存储体bank0到7。在其它实施例的存储器阵列102中可包含更多或更少存储体。每一存储器存储体包含若干存取线(字线wl)、若干数据线(位线bl及/bl)及布置在所述若干字线wl及所述若干位线bl及/bl的相交点处的若干存储器单元mc。字线wl的选择可由行解码器104来执行且位线bl及/bl的选择可由列解码器106来执行。在图1的实施例中，行解码器104可包含用于每一存储体bank0到7的相应行解码器，且列解码器106可包含用于每一存储器存储体bank0到7的相应列解码
器。此外，尽管图1中未说明，但存储器阵列102可包含(例如)布置成堆叠(例如，3d堆叠)的任何数目的层。
21.位线bl及/bl耦合到相应感测放大器samp。来自位线bl或/bl的读取数据可通过感测放大器samp放大，且经由互补本地数据线(liot/b)、传送门(tg)及互补主数据线(miot/b)传送到读取/写入放大器160。相反地，从读取/写入放大器160输出的写入数据可经由互补主数据线miot/b、传送门tg及互补本地数据线liot/b传送到感测放大器samp，且写入耦合到位线bl或/bl的存储器单元mc中。
22.存储器装置100通常可经配置以经由各种端子(例如地址端子110、命令端子112、时钟端子114、数据端子116及数据屏蔽端子118)接收各种输入(例如，来自外部控制器)。存储器装置100可包含额外端子，例如电源端子120及电源端子122。
23.在预期操作期间，经由命令端子112接收的一或多个命令信号com可经由命令输入电路152传达到命令解码器150。命令解码器150可包含经配置以经由对一或多个命令信号com进行解码来产生各种内部命令的电路。内部命令的实例包含有效命令act及读取/写入信号r/w。
24.进一步来说，经由地址端子110接收的一或多个地址信号add可经由地址输入电路132传达到地址解码器130。地址解码器130可经配置以将行地址xadd供应到行解码器104且将列地址yadd供应到列解码器106。尽管命令输入电路152及地址输入电路132被说明为单独电路，但在一些实施例中，可经由共同电路接收地址信号及命令信号。
25.有效命令act可包含响应于指示行存取的命令信号com(例如，有效命令)而激活的脉冲信号。响应于有效信号act，可激活指定存储体地址的行解码器104。因此，可选择并激活由行地址xadd指定的字线wl。
26.读取/写入信号r/w可包含响应于指示列存取的命令信号com(例如，读取命令或写入命令)而激活的脉冲信号。响应于读取/写入信号r/w，可激活列解码器106，且可选择由列地址yadd指定的位线bl。
27.响应于有效命令act、读取信号、行地址xadd及列地址yadd，可从由行地址xadd及列地址yadd指定的存储器单元mc读取数据。可经由感测放大器samp、传送门tg、读取/写入放大器160、输入/输出电路162及数据端子116输出读取数据。进一步来说，响应于有效命令act、写入信号、行地址xadd及列地址yadd，可经由数据端子116、输入/输出电路162、读取/写入放大器160、传送门tg及感测放大器samp将写入数据供应到存储器阵列102。可将写入数据写入到由行地址xadd及列地址yadd指定的存储器单元mc。
28.可经由时钟端子114接收时钟信号ck及/ck。clk输入电路170可基于时钟信号ck及/ck产生内部时钟信号iclk。可将内部时钟信号iclk传达到存储器装置100的各种组件，例如命令解码器150及内部时钟产生器172。内部时钟产生器172可产生内部时钟信号lclk，可将内部时钟信号lclk传达到输入/输出电路162(例如，用于控制输入/输出电路162的操作时序)。进一步来说，数据屏蔽端子118可接收一或多个数据屏蔽信号dm。当激活数据屏蔽信号dm时，可禁止对应数据的覆写。
29.图2是说明存储器装置200的字线及驱动器的示意图。特定来说，图2说明字线202、字线204、字线206、字线208、字线210、驱动器212、驱动器214、驱动器216、驱动器218及驱动器220。字线202电耦合到驱动器212，字线204电耦合到驱动器214，字线206电耦合到驱动器
216，字线208电耦合到驱动器218，且字线210电耦合到驱动器220。所有字线202、字线204、字线206、字线208及字线210平行布置且每一者从近端(或部分)处的相应驱动器延伸到远侧(或部分)。图2中说明的驱动器及字线的配置在3d存储器装置(例如，3d dram存储器装置)中可为常见的。
30.图2中说明的字线的配置可展现字线之间的电容耦合。举例来说，如果通过驱动器214将字线204充电到存取电压(例如，3伏特)，那么字线202及/或字线206可与字线204电容耦合且可被充电到某一电压(例如，0.75伏特)。电容耦合的程度可取决于字线的尺寸、字线之间的间隔及/或字线的材料成分。
31.字线的部分受电容耦合影响的程度可至少部分取决于字线的受影响部分与其相应驱动器之间的距离。特定来说，字线的较远离其驱动器的部分(即，与字线的较接近其驱动器的部分相比)可能更受电容耦合的影响且可展现较高所得电压。这可能是因为驱动器可经配置以保持其字线的电压。作为特定实例，如果字线204通过其驱动器214充电到3伏特，那么驱动器212可经配置以将字线202保持到-0.25伏特的电压。然而，归因于字线202的电阻及电容，至少在一段时间内，字线202的部分(特定来说远侧)可通过电容耦合被充电(例如)到0.75伏特。
32.存储器装置可经配置以将其字线充电到存取电压以激活晶体管，所述晶体管允许将电荷从存储器单元(例如，包含电容器)传送到数字线。字线上的部分电荷可允许存储器单元部分地放电。当存储器单元不打算被存取时被允许甚至部分地放电的存储器单元可导致存储器单元无法正确存储其值。
33.解决归因于电容耦合引起的存储器单元放电的效应的一种方式是提高存储器单元的刷新速率。提高存储器单元的刷新速率可导致存储器装置的电力消耗增加及/或存储器装置的时延降低。另一可能解决方案是重新布置驱动器，使得邻近存储器线对电耦合到相对侧上的驱动器。举例来说，如果图2中说明这个解决方案，那么它可用分别在字线204及字线208的右侧上而不是如说明般在左侧上的驱动器214及驱动器218来说明。可存在缺点或其它原因而不将驱动器定位在存储器装置的两侧上。举例来说，将驱动器放置在存储器装置(例如，3d存储器装置的一些配置)的两侧上可能是困难的(或不具成本效益)。例如，对于3d存储器结构的一些配置，将驱动器全部放置在阵列的一个边缘上可能具有成本或其它优点。
34.本公开的实施例可通过减轻字线之间的电容耦合的效应来提供优于其它存储器装置的改进。因此，本公开的实施例可展现经改进可靠性(例如，通过不允许存储器单元放电)、减少的错误校正需求(较小裸片大小、较低时延)、降低的电力消耗、较长刷新及/或存储器管理时间间隔(降低功率且增加带宽)、较大单元耐久性(磨损之前的写入/读取循环数)。进一步来说，本公开的实施例可在不重新布置驱动器的情况下提供字线之间的减少电容耦合，例如，本公开的实施例可提供减少的电容耦合同时允许将所有驱动器布置在所有字线的相同侧上。本公开的实施例可在3d存储器装置(例如，3d dram或其它新兴存储器)中到特定适用性，然而，本公开不限于3d存储器装置。
35.图3是说明根据本公开的至少一个实施例的存储器装置300的字线及下拉晶体管的实例配置的示意图。特定来说，图3说明字线302、字线304、字线306、字线308、字线310、驱动器312、驱动器314、驱动器316、驱动器318及驱动器320。字线302电耦合到驱动器312，字
线304电耦合到驱动器314，字线306电耦合到驱动器316，字线308电耦合到驱动器318，且字线310电耦合到驱动器320。在本公开中，字线302、字线304、字线306、字线308及字线310可被统称为字线302到310且驱动器312、驱动器314、驱动器316、驱动器318及驱动器320可被统称为驱动器312到320。字线302到310中的每一者在相同侧(例如，近侧或近部分)上电耦合到其相应驱动器(驱动器312到320中的一者)。驱动器312到320中的每一者可经配置以设置及/或保持其相应字线(字线302到310中的一者)的电压。
36.此外，图3说明下拉晶体管322、下拉晶体管324、下拉晶体管326、下拉晶体管328、下拉晶体管330、下拉晶体管332、下拉晶体管334、下拉晶体管336、下拉晶体管338及下拉晶体管340。在本公开中，图3中展示的下拉晶体管可被统称为下拉晶体管322到340。下拉晶体管322到340中的每一者可不同地电耦合到字线302到310中的两者。举例来说，下拉晶体管322的第一端子(例如，栅极)可电耦合到字线304且下拉晶体管322的第二端子(例如，漏极)可电耦合到字线302。类似地，下拉晶体管324的第一端子(例如，栅极)可电耦合到字线304且下拉晶体管324的第二端子(例如，漏极)可电耦合到字线306。此外，下拉晶体管322到340中的每一者的第三端子(例如，源极)可电耦合到另一电压线(例如，参考电压线)。在本公开中，术语“端子”可指金属氧化物半导体(mos)晶体管的栅极、源极或漏极中的任一者。
37.在图3中说明的配置中，字线302到310中的每一者电耦合到下拉晶体管中的两者的栅极。特定来说，字线302到310中的每一者电耦合到电耦合(通过下拉晶体管的漏极)到其邻近字线的下拉晶体管的栅极。举例来说，字线304电耦合到下拉晶体管322的栅极，下拉晶体管322的漏极电耦合到字线302，且字线304电耦合到下拉晶体管324的栅极，下拉晶体管324的漏极电耦合到字线306。此外，尽管图3中未说明，但字线302电耦合到下拉晶体管的栅极，所述下拉晶体管的漏极电耦合到邻近于字线302(例如，在字线302“上方”(从图3的角度来看))的字线。
38.因此，当字线302到310中的任一者被充电(例如，到存取电压以存取与其相关联的存储器单元)时，经充电字线上的电压到达电耦合到邻近于所述经充电字线的字线的下拉晶体管的栅极。举例来说，如果字线304被充电到存取电压，那么下拉晶体管322及下拉晶体管324的栅极也可接收存取电压。
39.下拉晶体管322到340中的每一者可经配置以(在激活时)将其漏极电耦合到的字线的电压下拉到特定电压(例如，未被存取的字线的默认电压，例如，-0.25伏特)。因此，当存储器装置对特定字线充电(例如，以存取与特定字线相关联的特定存储器单元)时，对特定字线充电的电压也可激活电耦合到邻近于特定字线的字线的下拉晶体管。下拉电压可降低字线之间的电容耦合的效应。举例来说，如果字线304被充电(例如，以存取与字线304相关联的存储器单元)，那么可激活下拉晶体管322及下拉晶体管324，其可下拉字线302及字线306的电压且降低字线304与字线302之间及/或字线304与字线306之间的电容耦合的效应。
40.从另一角度来看，在图3中说明的配置中，字线302到310中的每一者电耦合到下拉晶体管322到340中的两者的漏极。特定来说，字线302到310中的每一者电耦合到电耦合(通过栅极)到其邻近字线的下拉晶体管的漏极。举例来说，字线304电耦合到下拉晶体管328的漏极，下拉晶体管328的栅极电耦合到字线302，且字线304电耦合到下拉晶体管336的漏极，下拉晶体管336的栅极电耦合到字线306。因此，当对邻近于字线302到310中的任一者的字
线充电时，字线302到310中的所述任一者可下拉其电压。举例来说，当对字线302或字线306中的任一者充电时，字线304可下拉其电压。
41.因此，在与无下拉晶体管的字线的配置(例如，如图2中说明)相比时，图3的字线302到310及下拉晶体管322到340的配置可降低字线与邻近其的字线(例如，两条最近相邻字线)之间的电容耦合的效应。如图4中展示，字线及下拉晶体管的另一实例配置可降低字线与其四条最近相邻字线(即，不仅字线的直接相邻者，而且邻近于字线的直接相邻者的字线)之间的电容耦合的效应。
42.图4是说明根据本公开的至少一个实施例的存储器装置400的字线及下拉晶体管的另一实例配置的示意图。特定来说，图4说明字线402、字线404、字线406、字线408、字线410、字线412、字线414、驱动器416、驱动器418、驱动器420、驱动器422、驱动器424、驱动器426及驱动器428。字线402电耦合到驱动器416，字线404电耦合到驱动器418，字线406电耦合到驱动器420，字线408电耦合到驱动器422，字线410电耦合到驱动器424，字线412电耦合到驱动器426，且字线414电耦合到驱动器428。在本公开中，字线402、字线404、字线406、字线408、字线410、字线412及字线414可被统称为字线402到414，且驱动器416、驱动器418、驱动器420、驱动器422、驱动器424、驱动器426及驱动器428可被统称为驱动器416到428。
43.此外，图4说明下拉晶体管430、下拉晶体管432、下拉晶体管434、下拉晶体管436、下拉晶体管438、下拉晶体管440、下拉晶体管442、下拉晶体管444、下拉晶体管446、下拉晶体管448、下拉晶体管450、下拉晶体管452、下拉晶体管454、下拉晶体管456、下拉晶体管458、下拉晶体管460、下拉晶体管462、下拉晶体管464、下拉晶体管466、下拉晶体管468、下拉晶体管470、下拉晶体管472、下拉晶体管474、下拉晶体管476、下拉晶体管478、下拉晶体管480、下拉晶体管482及下拉晶体管484。在本公开中，图4中展示的下拉晶体管可被统称为下拉晶体管430到484。类似于上文关于图3的下拉晶体管322到340描述，下拉晶体管430到484中的每一者可电耦合到字线402到414中的两者。举例来说，下拉晶体管430可具有电耦合到字线402的栅极及电耦合到字线404的漏极，且下拉晶体管432可具有电耦合到字线402的栅极及电耦合到字线406的漏极。此外，类似于上文关于图3的下拉晶体管322到340描述，下拉晶体管430到484中的每一者可经配置以(在激活时)将其漏极电耦合到的字线的电压拉到特定电压(例如，未被存取的字线的默认电压，例如，-0.25伏特)。
44.在图4中说明的配置中，字线402到414中的每一者电耦合到下拉晶体管中的四者的栅极。特定来说，字线402到414中的每一者电耦合到电耦合(通过下拉晶体管的漏极)到其四条最近相邻字线的下拉晶体管的栅极。举例来说，字线410电耦合到：下拉晶体管444(其具有电耦合到字线406的漏极)的栅极、下拉晶体管446(其具有电耦合到字线408的漏极)的栅极、下拉晶体管448(其具有电耦合到字线412的漏极)的栅极及下拉晶体管450(其具有电耦合到字线414的漏极)的栅极。
45.因此，当字线402到414中的任一者被充电(例如，到存取电压以存取与其相关联的存储器单元)时，经充电字线上的电压被提供到电耦合到最接近所述经充电字线的四条字线的下拉晶体管的栅极。举例来说，如果字线410被充电到存取电压，那么下拉晶体管444、下拉晶体管446、下拉晶体管448及下拉晶体管450的栅极也可接收存取电压。
46.且当存储器装置对特定字线充电(例如，以存取与特定字线相关联的特定存储器单元)时，对特定字线充电的电压也可激活电耦合到最接近特定字线的四条字线的下拉晶
体管。下拉电压可降低字线之间的电容耦合的效应。举例来说，如果字线410被充电(例如，以存取与字线410相关联的存储器单元)，那么可激活下拉晶体管444、下拉晶体管446、下拉晶体管448及下拉晶体管450，这可下拉字线406、字线408、字线412及字线414的电压且降低字线410与字线406之间、字线410与字线408之间、字线410与字线412之间及/或字线410与字线414之间的电容耦合的效应。
47.从另一角度来看，在图4中说明的配置中，字线402到414中的每一者电耦合到下拉晶体管430到484中的四者的漏极。特定来说，字线402到414中的每一者电耦合到电耦合(通过栅极)到其四条最近相邻字线的下拉晶体管的漏极。举例来说，字线410电耦合到：下拉晶体管436(其具有电耦合到字线412的栅极)的漏极、下拉晶体管458(其具有电耦合到字线408的栅极)的漏极、下拉晶体管470(其具有电耦合到字线406的栅极)的漏极及下拉晶体管482(其具有电耦合到字线414的栅极)的漏极。因此，当对作为字线402到414中的任一者的四个最近相邻者中的一者的字线充电时，字线402到414中的所述任一者可下拉其电压。举例来说，当对字线406、字线408、字线412或字线414中的任一者充电时，字线410可下拉其电压。
48.尽管图3及图4分别说明五条及七条字线，但任何数目的字线都是概念化的且在本公开的范围内。此外，尽管关于图3及图4说明及描述的字线每一者具有两条邻近字线，但仅具有一条邻近字线(例如，作为一组字线中的第一或最后字线)的字线也被概念化且在本公开的范围内。此外，尽管图3说明其中每一字线电耦合到其最近两条相邻字线的配置，且图4说明其中每一字线电耦合到其最近四条相邻字线的配置，但这些概念的扩展被概念化且在本公开的范围内。作为特定非限制实例，其中每一字线耦合到其最近六条、八条或十条最近相邻字线的配置被概念化且在本公开的范围内。
49.图5是说明根据本公开的至少一个实施例实施的实例存储器系统500的简化框图。可包含(举例来说)半导体装置的存储器系统500包含若干存储器装置502及控制器504。控制器504可与存储器装置502可操作地耦合以便将命令/地址信号(例如，通过图1的命令端子112及/或地址端子110接收的命令/地址信号)传达到存储器装置502。
50.存储器装置502中的至少一者可为根据本公开的至少一个实施例的存储器装置。举例来说，存储器装置502中的至少一者可包含根据图3的存储器装置300及/或图4的存储器装置400的配置布置的字线及下拉晶体管。
51.还公开一种电子系统。根据各种实施例，电子系统可包含包含若干存储器裸片的存储器装置，每一存储器裸片具有存储器单元阵列。每一存储器单元可包含存取晶体管及与所述存取晶体管可操作地耦合的存储元件。
52.图6是说明根据本公开的至少一个实施例实施的电子系统600的简化框图。电子系统600包含至少一个输入装置602，其可包含(举例来说)键盘、鼠标或触摸屏。电子系统600进一步包含至少一个输出装置604，例如监视器、触摸屏或扬声器。输入装置602及输出装置604不必一定可彼此分离。电子系统600进一步包含存储装置606。输入装置602、输出装置604及存储装置606可耦合到处理器608。电子系统600进一步包含耦合到处理器608的存储器装置610。存储器装置610可包含图5的存储器系统500的至少一部分。电子系统600可包含(举例来说)计算、处理、工业或消费产品。举例来说(不具限制性)，电子系统600可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵防御系统、手持
式装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
53.本公开的一或多个实施例可包含一种存储器装置。存储器装置可包含若干存储器单元、第一字线及第二字线。第一字线可经配置以将电压施加到若干晶体管以存取若干存储器单元中的至少一者。第一字线可包含电耦合到第一驱动器的第一部分及电耦合到下拉晶体管的栅极的第二部分。第二字线可定位成邻近于第一字线。第二字线可包含电耦合到第二驱动器的第三部分及电耦合到下拉晶体管的漏极的第四部分。
54.本公开的另一实施例可包含一种存储器装置。存储器装置可包含第一字线。第一字线可经配置以将电压施加到若干晶体管以存取存储器装置的若干存储器单元。第一字线可包含电耦合到驱动器的第一部分及第二部分。第二部分可电耦合到：第一下拉晶体管的栅极；第二下拉晶体管的漏极；及第三下拉晶体管的漏极。
55.本公开的又另一实施例可包含一种系统。系统可包含：至少一个输入装置；至少一个输出装置；至少一个处理器装置；及至少一个存储器装置。至少一个处理器装置可操作地耦合到输入装置及输出装置。存储器装置可操作地耦合到至少一个处理器装置。存储器装置可包含：第一字线；第二字线及第一下拉晶体管。第一字线可经配置以将电压施加到若干晶体管以存取存储器装置的若干存储器单元。第二字线可邻近第一字线。第一下拉晶体管可包含漏极及栅极。漏极可电耦合到第一字线。栅极可电耦合到第二字线。
56.根据惯例，可能未按比例绘制附图中说明的各种特征。本公开中呈现的说明不意味是任何特定设备(例如，装置、系统等)或方法的实际视图，而仅仅是用于描述本公开的各种实施例的理想化表示。因此，为了清楚起见可任意扩大或减小各种特征的尺寸。另外，为了清楚起见可简化一些附图。因此，附图可不描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
57.如本文中使用，术语“装置”或“存储器装置”可包含具有存储器的装置，但不限于仅具有存储器的装置。举例来说，装置或存储器装置可包含存储器、处理器及/或其它组件或功能。举例来说，装置或存储器装置可包含片上系统(soc)。
58.如本文中使用，除非另有指定，术语“半导体”应被广义地解释为包含可采用或可不采用半导体功能进行操作的微电子及mems装置(例如，磁存储器、光学装置等)。
59.本文中且尤其在所附权利要求书(例如，所附权利要求书的主体)中使用的术语通常旨在作为“开放”术语(例如，术语“包含”应被解释为“包含(但不限于)”，术语“具有”应被解释为“至少具有”，术语“包含”应被解释为“包含(但不限于)等”)。
60.此外，如果预期特定数目的引入权利要求叙述，那么将在权利要求中明确叙述此意图，且在缺少此叙述的情况下不存在此意图。举例来说，为了帮助理解，所附权利要求书可含有使用介绍性短语“至少一个”及“一或多个”以介绍权利要求叙述。然而，此类短语的使用不应被解释为暗示通过不定冠词“一”或“一个”引入权利要求叙述将含有此引入权利要求叙述的任何特定权利要求限制为仅含有一个此叙述的实施例，即使在相同权利要求包含介绍性短语“一或多个”或“至少一个”及不定冠词(例如“一”或“一个”)(例如，“一”及/或“一个”应被解释为意味着“至少一个”或“一或多个”)时；这同样适用于用于引入权利要求叙述的定冠词的使用。如本文中使用，“及/或”包含相关联所列项目中的一或多者的任何及所有组合。
61.另外，即使明确叙述特定数目的引入权利要求叙述，应理解，此叙述应被解释为意味着至少叙述数目(例如，“两个叙述”的裸叙述(无其它修饰语)意味着至少两个叙述或两个或更多个叙述)。此外，在使用类似于“a、b及c等中的至少一者”或“a、b及c等中的一或多者”的约定的那些例子中，一般来说此构造旨在包含单独a、单独b、单独c、a及b一起、a及c一起、b及c一起、或a、b及c一起等。举例来说，术语“及/或”的使用旨在以这种方式进行解释。
62.进一步来说，无论在说明书、权利要求书或附图中呈现两个或更多个替代术语的任何析取词或短语应被理解为考虑包含所述术语中的一者、所述术语中的任一者或两个术语的可能性。举例来说，短语“a或b”应被理解为包含“a”或“b”或“a及b”的可能性。
63.此外，术语“第一”、“第二”、“第三”等的使用在本文中不一定用于暗示元件的特定顺序或数目。通常，术语“第一”、“第二”、“第三”等作为通用标识符用于区分不同元件。如果没有展示术语“第一”、“第二”、“第三”等暗示特定顺序，那么这些术语不应被理解为暗示特定顺序。此外，如果没有展示术语“第一”、“第二”、“第三”等暗示特定数目的元件，那么这些术语不应被理解为暗示特定数目的元件。
64.上文描述及附图中说明的本公开的实施例不限制本公开的范围，其被所附权利要求书及其法律等效物的范围涵盖。任何等效实施例在本公开的范围内。实际上，除本文中展示且描述的以外，所属领域的技术人员将从本说明书中明白本公开的各种修改(例如所描述的元件的替代有用组合)。此类修改及实施例也落在所附权利要求书及等效物的范围内。

技术特征：

1.一种存储器装置，其包括：若干存储器单元；第一字线，其经配置以将电压施加到若干晶体管以存取所述若干存储器单元的至少一个存储器单元，所述第一字线包括：第一部分，其电耦合到第一驱动器；及第二部分，其电耦合到下拉晶体管的栅极；及第二字线，其定位成邻近于所述第一字线，所述第二字线包括：第三部分，其电耦合到第二驱动器；及第四部分，其电耦合到所述下拉晶体管的端子。2.根据权利要求1所述的存储器装置，其中所述第二字线的所述第四部分额外地电耦合到第二下拉晶体管的栅极，所述第二下拉晶体管的端子电耦合到所述第一字线的所述第二部分。3.根据权利要求1所述的存储器装置，其进一步包括定位成邻近于所述第一字线的第三字线，所述第三字线包括电耦合到第二下拉晶体管的端子的第五部分，所述第二下拉晶体管的栅极电耦合到所述第一字线的所述第二部分。4.根据权利要求3所述的存储器装置，其中所述第三字线的所述第五部分额外地电耦合到第三下拉晶体管的栅极，所述第三下拉晶体管的端子电耦合到所述第一字线的所述第二部分。5.根据权利要求1所述的存储器装置，其进一步包括定位成邻近于所述第二字线的第三字线，所述第三字线包括电耦合到第二下拉晶体管的端子的第五部分，所述第二下拉晶体管的栅极电耦合到所述第一字线的所述第二部分。6.根据权利要求5所述的存储器装置，其中所述第三字线的所述第五部分额外地电耦合到第三下拉晶体管的栅极，所述第三下拉晶体管的端子电耦合到所述第一字线的所述第二部分。7.根据权利要求1所述的存储器装置，其中所述第一字线基本上平行于所述第二字线延伸。8.根据权利要求7所述的存储器装置，其中所述第一字线的所述第一部分邻近于所述第二字线的所述第三部分，且所述第一字线的所述第二部分邻近于所述第二字线的所述第四部分。9.根据权利要求1所述的存储器装置，其中所述存储器装置包括三维3d动态随机存取存储器dram。10.一种存储器装置，其包括：第一字线，其经配置以将电压施加到若干晶体管以存取若干存储器单元，所述第一字线包括：第一部分，其电耦合到驱动器；及第二部分，其电耦合到：第一下拉晶体管的栅极；第二下拉晶体管的端子；及第三下拉晶体管的端子。
11.根据权利要求10所述的存储器装置，其进一步包括：第二字线，其定位成邻近于所述第一字线，所述第二字线包括：第三部分，其电耦合到第二驱动器；及第四部分，其电耦合到：所述第一下拉晶体管的端子；及所述第二下拉晶体管的栅极。12.根据权利要求11所述的存储器装置，其进一步包括：第三字线，其定位成邻近于所述第一字线，所述第三字线包括：第五部分，其电耦合到第三驱动器；及第六部分，其电耦合到：第四下拉晶体管的端子，所述第四下拉晶体管的栅极电耦合到所述第一字线的所述第二部分；及所述第三下拉晶体管的栅极。13.根据权利要求11所述的存储器装置，其进一步包括：第三字线，其定位成邻近于所述第二字线，所述第三字线包括：第五部分，其电耦合到第三驱动器；及第六部分，其电耦合到：第四下拉晶体管的端子，所述第四下拉晶体管的栅极电耦合到所述第一字线的所述第二部分；及所述第三下拉晶体管的栅极。14.一种系统，其包括：至少一个输入装置；至少一个输出装置；至少一个处理器装置，其可操作地耦合到所述输入装置及所述输出装置；及至少一个存储器装置，其可操作地耦合到所述至少一个处理器装置且其包括：第一字线，其经配置以将电压施加到若干晶体管以存取所述存储器装置的若干存储器单元；第二字线，其邻近于所述第一字线；及第一下拉晶体管，其包括：端子，其电耦合到所述第一字线；及栅极，其电耦合到所述第二字线。15.根据权利要求14所述的系统，其中所述存储器装置进一步包括：第二下拉晶体管，其包括：端子，其电耦合到所述第二字线；及栅极，其电耦合到所述第一字线。16.根据权利要求15所述的系统，其中所述存储器装置进一步包括：第三字线，其邻近于所述第一字线；及第三下拉晶体管，其包括：端子，其电耦合到所述第一字线；及
栅极，其电耦合到所述第三字线；及第四下拉晶体管，其包括：端子，其电耦合到所述第三字线；及栅极，其电耦合到所述第一字线。17.根据权利要求15所述的系统，其中所述存储器装置进一步包括：第三字线，其邻近于所述第二字线；及第三下拉晶体管，其包括：端子，其电耦合到所述第一字线；及栅极，其电耦合到所述第二字线；及第四下拉晶体管，其包括：端子，其电耦合到所述第三字线；及栅极，其电耦合到所述第一字线。18.根据权利要求14所述的系统，其中所述第一字线基本上平行于所述第二字线延伸。19.根据权利要求14所述的系统，其中所述第一字线的第一部分电耦合到第一驱动器，其中所述第一下拉晶体管的所述端子电耦合到所述第一字线的第二部分，其中所述第二字线的第三部分电耦合到第二驱动器，且其中所述第一下拉晶体管的所述栅极电耦合到所述第二字线的第四部分。20.根据权利要求14所述的系统，其中所述存储器装置包括三维3d存储器装置。

技术总结

本申请大体上涉及耦合到下拉晶体管的字线及相关装置、系统及方法。公开包含耦合到下拉晶体管的字线的存储器装置。存储器装置可包含若干存储器单元、第一字线及第二字线。所述第一字线可经配置以将电压施加到若干晶体管以存取所述若干存储器单元中的至少一者。所述第一字线可包含电耦合到第一驱动器的第一部分及电耦合到下拉晶体管的栅极的第二部分。所述第二字线可定位成邻近于所述第一字线。所述第二字线可包含电耦合到第二驱动器的第三部分及电耦合到所述下拉晶体管的端子的第四部分。还公开相关联系统。分。还公开相关联系统。分。还公开相关联系统。