存储器、存储器测试系统以及存储器测试方法与流程

1.本发明涉及半导体芯片测试领域，特别涉及一种存储器、存储器测试系统以及存储器测试方法。

背景技术：

2.半导体芯片测试，目的是为了把产品性能不符合预期性能的半导体芯片筛选出来。造成半导体芯片性能不合格的因素有很多，例如，半导体芯片在制程过程中会产生制程误差，导致形成的半导体芯片的输出延迟不符合预期性能。
3.半导体芯片测试的方法一般是通过多芯片并行测试来进行，目的是为了节省测试时间，在多芯片并行测试中，芯片测试卡同时测试一片晶圆上成百上千个芯片。
4.为了节约测试资源，并行测试的芯片采用的是同一个时钟信号，时钟信号输入被测试的每一个芯片时存在不同的时间延迟，导致测试获取的芯片输出延迟并不能代表芯片的实际输出延迟，从而造成多芯片并行测试的结果不准确的问题。

技术实现要素：

5.本发明实施例提供一种存储器、存储器测试系统以及存储器测试方法，通过量化时钟信号输入被测试的每一个芯片的时间延迟，从而获取芯片的实际输出延迟，提高了多芯片并行测试的准确性。
6.为解决上述技术问题，本发明的实施例提供了一种存储器，包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与测试路径选择电路连接，适于将第二测试时钟信号转换为第三测试时钟信号输出到存储器外部。
7.通过输入电路、测试路径选择电路和输出电路构成直接输出电路，通过直接输出电路直接基于外部时钟信号，输出第三测试时钟信号，从而获取外部信号输入到存储器的时间延迟，避免时钟信号输入被测试的每一个芯片时存在不同的时间延迟造成的误差，提高多芯片并行测试的准确性。
8.另外，输入电路还输出第一正常时钟信号，第一正常时钟信号与第一测试时钟信号的频率和相位相同。
9.另外，存储器还包括存储块，第一正常时钟信号适于对存储块进行读写操作的时钟源。
10.另外，第一测试时钟信号与外部时钟信号的频率相同。
11.另外，当读出时钟命令为低时，测试路径选择电路输出的第二测试时钟信号为低电平；当读出时钟命令为高时，测试路径选择电路输出的第二测试时钟信号与第一测试时钟信号的频率相同。
12.另外，存储器还包括测试模式模块，测试模式模块输出读出时钟命令。
13.本发明实施例还提供了一种存储器测试系统，包括：多个上述存储器，将存储器依
次编号为1至n，n为大于等于2的整数；测试卡，输出地址信息、命令信息、第零测试时钟信号、片选信息至编号为1至n的存储器，并接收编号为1至n的存储器的数据信息。
14.另外，测试卡具有n个片选输出端输出片选信息和n个数据接收端接收数据信息，与编号为1至n的存储器一一对应连接。
15.另外，编号为1至n的存储器共用测试卡输出的地址信息、命令信息和第零测试时钟信号。
16.另外，测试卡的第零测试时钟信号送至存储器的输入电路，存储器的第三测试时钟信号送至测试卡对应的数据接收端。
17.通过同一测试卡对编号1至n的存储器进行并行测试，编号1至n的存储器中包括上述直接输出电路，基于测试卡提供的第零测试时钟信号，输出第三测试时钟信号，从而获取第零时钟信号输入到存储器的时间延迟，避免第零测试时钟信号输入被测试的每一个芯片时存在不同的时间延迟造成的误差，提高通过测试卡进行多芯片并行测试的准确性。
18.本发明实施例还提供了一种存储器测试方法，包括：测试卡，输出地址信息、命令信息、第零测试时钟信号、片选信息至依次编号为1至n的存储器，并接收编号为1至n的存储器的数据信息，n为大于等于2的整数；每个存储器输出的数据信息包括主路径延迟信息和测试路径延迟信息，测试卡对接收编号为1至n的存储器的主路径延迟信息依次编号为第一主路径延迟信息至第n主路径延迟信息，测试卡对接收编号为1至n的存储器的测试路径延迟信息依次编号为第一测试路径延迟信息至第n测试路径延迟信息；依次定义第一主路径实际延迟至第n主路径实际延迟，对应编号为1至n的存储器的主路径实际延迟；第一主路径实际延迟等于第一主路径延迟信息，记第m测试路径延迟信息与第一测试路径延迟信息的差值等于时钟偏差值，第m主路径实际延迟等于第m主路径延迟信息减去时钟偏差值，m为大于1且小于等于n的整数。
19.另外，存储器包括：输入电路，接收第零测试时钟信号，并输出第一测试时钟信号和第一正常时钟信号，第一测试时钟信号相对于第零测试时钟信号的延迟为输入电路延迟信息；测试路径选择电路，与输入电路连接，适于根据读出时钟命令输出第二测试时钟信号，第二测试时钟信号相对于第一测试时钟信号的延迟为测试路径选择电路延迟信息；输出电路，与测试路径选择电路连接，适于将第二测试时钟信号转换为第三测试时钟信号输出到测试卡，第三测试时钟信号相对于第二测试时钟信号的延迟为输出电路延迟信息；其中，测试路径延迟信息包括输入电路延迟信息、测试路径选择电路延迟信息和输出电路延迟信息。
20.另外，存储器还包括存储块，第一正常时钟信号适于对存储块进行读写操作的时钟源；主路径延迟信息包括输入电路延迟信息、对存储块进行读写操作的时间和输出电路延迟信息。
21.另外，存储器还包括测试模式模块，测试模式模块接收命令信息，测试模式模块还输出读出时钟命令。
22.测试卡为存储器提供第零测试时钟信号，存储器反馈的主路径延迟信息和测试路径延迟信息，基于主路径延迟信息获取存储器的主路径实际延迟，记第m测试路径延迟信息与第一测试路径延迟信息的差值等于时钟偏差值，基于主路径延迟信息与时钟偏差值，获取主路径实际延迟，以避免时钟信号输入被测试的每一个芯片时存在不同的时间延迟造成
的误差，提高多芯片并行测试的准确性。
附图说明
23.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，除非有特别申明，附图中的图不构成比例限制。
24.图1为本发明第一实施例提供的存储器的示意图；
25.图2为本发明第一实施例提供的存储器的电路结构示意图；
26.图3为本发明第二实施例提供的存储器测试系统的结构示意图；
27.图4为本发明第三实施例提供的存储器测试方法的流程示意图；
28.图5为多芯片并行测试存在时钟偏差的原理示意图。
具体实施方式
29.目前，半导体芯片测试的方法一般是通过多芯片并行测试来进行，目的是为了节省测试时间，在多芯片并行测试中，芯片测试卡同时测试一片晶圆上成百上千个芯片。为了节约测试资源，并行测试的芯片采用的是同一个时钟信号，时钟信号输入被测试的每一个芯片时存在不同的时间延迟，导致测试获取的芯片输出延迟并不能代表芯片的实际输出延迟，从而造成多芯片并行测试的结果不准确的问题。参考图5，测试卡的时钟端clk到达chip1的时钟端clk具有一延迟，例如为0.5ns，测试卡的时钟端clk达到chip2的时钟端clk具有一延迟，例如为0.9ns。将测试卡的时钟端clk到达chip1的时钟端clk的延迟默认为0，上述0.5ns与0.9ns之间的偏差即为并行测试时chip2的时钟偏差值，时钟偏差值为0.9ns—0.5ns＝0.4ns。
30.为解决上述问题，本发明第一实施例提供了一种存储器，包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与测试路径选择电路连接，适于将第二测试时钟信号转换为第三测试时钟信号输出到存储器外部。
31.为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本发明各实施例中，为了使读者更好地理解本技术而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本技术所要求保护的技术方案。以下各个实施例的划分是为了描述方便，不应对本发明的具体实现方式构成任何限定，各个实施例在不矛盾的前提下可以相互结合，相互引用。
32.图1为本发明第一实施例提供的存储器的示意图，图2为本发明第一实施例提供的存储器的电路结构示意图，下面对本实施例的存储器进行具体说明。
33.参考图1，存储器100，包括：
34.输入电路101，适于接收外部时钟信号outclk，并输出第一测试时钟信号testclk1。外部时钟信号outclk即外部设备提供给存储器100的时钟信号，外部时钟信号outclk为存储器100的正常工作信号或测试信号。第一测试时钟信号testclk1即输入测试路径选择电路102的时钟信号，具体地，第一测试时钟信号testclk1与外部时钟信号outclk的频率相同。
35.第一测试时钟信号testclk1与外部时钟信号outclk的延迟通过输入电路延迟信息表征。
36.测试路径选择电路102，与输入电路101连接，适于根据读出时钟命令readclkout输出第二测试时钟信号testclk2。第二测试时钟信号testclk2即输入输出电路103的时钟信号。
37.在本实施例中，存储器100还包括测试模式模块104，测试模式模块104用于输出读出时钟命令readclkout。具体地，存储器100基于接收到的命令信息输出读出时钟命令readclkout，以开启测试路径选择电路102。
38.读出时钟命令readclkout即测试路径选择电路102的开启信号，当读出时钟命令readclkout为高电平时，测试路径选择电路102根据第一测试时钟信号testclk1输出第二测试时钟信号testclk2，当读出时钟命令readclkout为低电平时，测试路径选择电路102输出的第二测试时钟信号testclk2为低电平。具体地，读出时钟命令readclkout为高电平时，第二测试时钟信号testclk2与第一测试时钟信号testclk1的频率相同。
39.第二测试时钟信号testclk2与第一测试时钟信号testclk1的延迟通过测试路径选择电路延迟信息表征。
40.输出电路103，与测试路径选择电路102连接，适于将第二测试时钟信号testclk2转换为第三测试时钟信号testclk3输出到存储器100外部。第三测试时钟信号testclk3即存储器100输出到存储器100外部的输出时钟信号。
41.第三测试时钟信号testclk3与第二测试时钟信号testclk2的延迟通过输出电路延迟信息表征。
42.输入电路101、测试路径选择电路102和输出电路103作为第一数据通路，将接收的外部时钟信号outclk直接输出。其中，输入电路延迟信息、测试路径选择电路延迟信息和输出电路延迟信息共同构成存储器100的测试路径延迟信息。
43.在本实施例中，存储器100还包括存储块105，存储块105即存储器100用于存储数据的存储单元，输入电路101还输出第一正常时钟信号clk，第一正常时钟信号clk适于对存储块105进行读写操作的时钟源。具体地，第一正常时钟信号clk的频率和相位与第一测试时钟信号testclk1的频率和相位相同。
44.参考图1和图4，存储块105基于第一正常时钟信号clk进行工作，存储器100基于收到的命令信息cmd执行读取操作，从存储块105中读出数据，数据通过存储器的tdq端输出到测试卡200，测试卡通过向存储器100发出第零测试时钟信号testclk0和接收读出数据的间隔时间，获取存储器100的主数据路径延迟信息，其中，输入电路延迟信息、对存储块进行读写操作的时间和输出电路延迟信息共同构成存储器100的主路径延迟信息。
45.测试卡200、输入电路101和存储块105作为第二数据通路，用于将外部时钟信号outclk提供给存储块105，以供存储器100正常工作。
46.具体地，测试卡200向存储器100提供第零测试时钟信号testclk0和命令信息cmd，输入电路101基于第零测试时钟信号testclk0发出第一正常时钟信号clk，存储块105基于第一正常时钟信号clk读出数据，存储器100将从存储块105中读出的数据通过输出端tdq回传至测试卡200中。即测试卡200、输入电路101、存储块105作为第二数据通路，用于获取存储器100的主路径延迟信息。
47.在一个例子中，参考图2，输入电路101包括一接收电路111，接收电路111用于根据外部时钟信号outclk产生第一测试时钟信号testclk1和第一正常时钟信号clk，第一测试时钟信号testclk1和外部时钟信号outclk同频率，第一测试时钟信号testclk1和第一正常时钟信号clk同频率且同相位。
48.在一个例子中，参考图2，测试路径选择电路102包括一与门结构112，与门结构112的两个输入端分别用于接收读出时钟命令readclkout和第一测试时钟信号testclk1，当读出时钟命令readclkout为高电平时，测试路径选择电路102根据第一测试时钟信号testclk1输出第二测试时钟信号testclk2，第二测试时钟信号testclk2与第一测试时钟信号testclk1的频率相同，当读出时钟命令readclkout为低电平时，测试路径选择电路102输出的第二测试时钟信号testclk2为低电平。
49.在一个例子中，参考图2，输出电路103包括一发射电路113，发射电路113用于根据第二测试时钟信号testclk2转换为第三测试时钟信号testclk3输出到存储器100外部。即输入电路101、测试路径选择电路102和输出电路103作为第一数据通路，将接收的外部时钟信号outclk直接输出。
50.存储块105基于第一正常时钟信号clk进行工作，存储器100基于命令信息cmd执行读取操作，从存储块105中读出数据，测试卡通过向存储区发出时钟信号和接收读出数据的间隔时间，获取存储器100的主数据路径延迟信息。
51.基于存储器100的输入电路延迟信息、输出电路延迟信息、测试路径选择电路延迟信息和对存储块进行读写操作的时间，获取存储器100的测试路径延迟信息和主路径延迟信息。其中，输入电路延迟信息、测试路径选择电路延迟信息和输出电路延迟信息共同构成存储器100的测试路径延迟信息；输入电路延迟信息、对存储块进行读写操作的时间和输出电路延迟信息共同构成存储器100的主路径延迟信息。
52.相对于相关技术而言，通过输入电路、测试路径选择电路和输出电路构成直接输出电路，通过直接输出电路直接基于外部时钟信号，输出第三测试时钟信号，以获取外部信号输入的存储器时的时间延迟，避免时钟信号输入被测试的每一个芯片时存在不同的时间延迟造成的误差，提高多芯片并行测试的准确性。
53.值得一提的是，本实施例中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
54.本发明第二实施例涉及一种存储器测试系统。
55.图3为本发明第二实施例提供的存储器测试系统的结构示意图，以下将结合附图对本实施例提供的存储器测试系统进行详细说明，与第一实施例相同或相应的部分，以下将不做详细赘述。
56.参考图3，存储器测试系统包括：多个如上述第一实施例提供的存储器，将存储器依次编号为1至n，n为大于等于2的整数，例如存储器1(chip1，201)、存储器2(chip2，202)
……
存储器n(chipn，203)；测试卡200，输出地址信息adress、命令信息cmd、第零测试时钟信号testclk0、片选信号至编号为1至n的存储器，并接收编号为1至n的存储器的数据信息。
57.具体地，编号为1至n的存储器共用测试卡200输出的地址信息adress、命令信息cmd、第零测试时钟信号testclk0。
58.测试卡200具有n个片选输出端输出片选信息和n个数据接收端接收数据信息，与编号为1至n的存储器一一对应连接。
59.具体地，测试卡通过第一片选输出端cs1和第一数据接收端tdq1与存储器1(chip1，201)建立数据传输回路，存储器1(chip1，201)的数据信息通过第一数据接收端tdq1反馈到测试卡200，测试卡200与存储器1(chip1，201)通过第一片选输出端cs1和第一数据接收端tdq1构成一个数据传输闭环，即编号为1至n的存储器与测试卡200之间的数据传输互不影响。
60.具体地，测试卡200的第零测试时钟信号testclk0送至存储器的输入电路101，存储器将第三测试时钟信号testclk3和存储块105中存储的数据送至测试卡200对应的数据接收端。第零测试时钟信号testclk0即输入存储器的外部时钟信号outclk，第零测试时钟信号testclk0为存储器100的正常工作信号和测试信号；根据存储器反馈的第三测试时钟信号testclk3，获取存储器的测试路径延迟信息，根据存储器反馈的存储块105中存储的数据，获取存储器的主路径延迟信息；根据获取的标号为1至n的存储器反馈的第n主路径延迟信息和第n测试路径延迟信息，获取每个存储器对应的时钟偏差值，编号为n的存储器的时钟偏差值为第n测试路径延迟信息—第一测试路径延迟信息；编号为n的存储器的第n主路径实际延迟为第n主路径延迟信息—时钟偏差值。
61.与相关技术相比，通过同一测试卡对编号1至n的存储器进行并行测试，编号1至n的存储器中包括上述直接输出电路，基于测试卡提供的第零测试时钟信号，输出第三测试时钟信号，从而获取第零时钟信号输入到存储器的时间延迟，避免第零测试时钟信号输入被测试的每一个芯片时存在不同的时间延迟造成的误差，提高通过测试卡进行多芯片并行测试的准确性。
62.值得一提的是，本实施例中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施例中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
63.由于第一实施例与本实施例相互对应，因此本实施例可与第一实施例互相配合实施。第一实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例中。
64.本发明第三实施例涉及一种存储器测试方法。
65.存储器测试方法，包括：测试卡，输出地址信息、命令信息、第零测试时钟信号、片选信息至依次编号为1至n的存储器，并接收编号为1至n的存储器的数据信息，n为大于等于2的整数；每个存储器输出的数据信息包括主路径延迟信息和测试路径延迟信息，测试卡对接收编号为1至n的存储器的主路径延迟信息依次编号为第一主路径延迟信息至第n主路径延迟信息，测试卡对接收编号为1至n的存储器的测试路径延迟信息依次编号为第一测试路径延迟信息至第n测试路径延迟信息；依次定义第一主路径实际延迟至第n主路径实际延迟，对应编号为1至n的存储器的主路径实际延迟；第一主路径实际延迟等于第一主路径延
迟信息，记第m测试路径延迟信息与第一测试路径延迟信息的差值等于时钟偏差值，第m主路径实际延迟等于第m主路径延迟信息减去时钟偏差值，m为大于1且小于等于n的整数。
66.图4为本发明第三实施例提供的存储器测试方法的流程示意图，以下将结合附图对本实施例提供的存储器测试方法进行详细说明，与第一实施例和第二实施例相同或相应的部分，以下将不做详细赘述。
67.参考图4，存储器测试方法包括：
68.步骤301，输出地址信息、命令信息、第零测试时钟信号、片选信息至依次编号为1至n的存储器。
69.具体地，结合图3，测试卡200输出地址信息adress、命令信息cmd、第零测试时钟信号testclk0、片选信息至依次编号为1至n的存储器，n为大于等于2的整数。
70.测试卡200具有n个片选输出端输出片选信息和n个数据接收端接收数据信息，与编号为1至n的存储器一一对应连接。
71.编号为1至n的存储器共用测试卡200输出的地址信息adress、命令信息cmd和第零测试时钟信号testclk0，其中第零测试时钟信号testclk0，即输入存储器的外部时钟信号。
72.步骤302，获取编号为1至n的存储器中每个存储器输出的数据信息。
73.具体地，结合图3，测试卡200接收编号为1至n的存储器的数据信息。每个存储器输出的数据信息包括主路径延迟信息和测试路径延迟信息，测试卡对接收编号为1至n的存储器的主路径延迟信息依次编号为第一主路径延迟信息至第n主路径延迟信息，测试卡对接收编号为1至n的存储器的测试路径延迟信息依次编号为第一测试路径延迟信息至第n测试路径延迟信息。
74.结合图1，存储器100包括：输入电路101，接收第零测试时钟信号testclk0，并输出第一测试时钟信号testclk1和第一正常时钟信号clk，第一测试时钟信号testclk1相对于第零测试时钟信号testclk0的延迟为输入电路延迟信息；测试路径选择电路102，与输入电路101连接，适于根据读出时钟命令readclkout输出第二测试时钟信号testclk2，第二测试时钟信号testclk2相对于第一测试时钟信号testclk1的延迟为测试路径选择电路延迟信息；输出电路103，与测试路径选择电路102连接，适于将第二测试时钟信号testclk2转换为第三测试时钟信号testclk3输出到测试卡200，第三测试时钟信号testclk3相对于第二测试时钟信号testclk2的延迟为输出电路延迟信息；
75.具体地，输入电路101，接收第零测试时钟信号testclk0，并输出第一测试时钟信号testclk1，输入电路101还用于根据第零测试时钟信号testclk0输出正常时钟信号clk。第一测试时钟信号testclk1与第零测试时钟信号testclk0的延迟通过输入电路延迟信息表征。
76.测试路径选择电路102，适于根据读出时钟命令readclkout输出第二测试时钟信号testclk2。第二测试时钟信号testclk2与第一测试时钟信号testclk1的延迟通过测试路径选择电路延迟信息表征。
77.在本实施例中，存储器100还包括测试模式模块104，测试模式模块接收命令信息cmd，测试模式模块104还输出读出时钟命令readclkout。具体地，存储器100基于接收到的命令信息cmd输出读出时钟命令readclkout，以开启测试路径选择电路102。当读出时钟命令readclkout为高电平时，测试路径选择电路102根据第一测试时钟信号testclk1输出第
二测试时钟信号testclk2，当读出时钟命令readclkout为低电平时，测试路径选择电路102输出的第二测试时钟信号testclk2为低电平。
78.输出电路103，适于将第二测试时钟信号testclk2转换为第三测试时钟信号testclk3输出到存储器100外部。第三测试时钟信号testclk3与第二测试时钟信号testclk2的延迟通过输出电路延迟信息表征。
79.在本实施例中，测试路径延迟信息包括输入电路延迟信息、测试路径选择电路延迟信息和输出电路延迟信息。
80.存储器100还包括存储块105，第一正常时钟信号clk适于对存储块105进行读写操作的时钟源。具体地，第一正常时钟信号clk的频率和相位与第一测试时钟信号testclk1的频率和相位相同。
81.存储块105基于第一正常时钟信号clk进行工作，存储器100基于命令信息cmd执行读取操作，从存储块105中读出数据，测试卡通过向存储区发出时钟信号和接收读出数据的间隔时间，获取存储器100的主数据路径延迟信息。
82.具体地，测试卡200向存储器100提供第零测试时钟信号testclk0和命令信息cmd，输入电路101基于第零测试时钟信号testclk0发出第一正常时钟信号clk，存储块105基于第一正常时钟信号clk读出数据，存储器100将从存储块105中读出的数据通过tdq回传至测试卡200中。即测试卡200、输入电路101、存储块105作为第二数据通路，用于获取存储器100的主路径延迟信息。
83.在本实施例中，主路径延迟信息包括输入电路延迟信息、对存储块进行读写操作的时间和输出电路延迟信息。
84.步骤303，依次定义第一主路径实际延迟至第n主路径实际延迟，对应编号为1至n的存储器的主路径实际延迟；步骤304，获取时钟偏差值；步骤305，获取第m主路径实际延迟。
85.具体地，第一主路径实际延迟等于第一主路径延迟信息，相应的，第n主路径实际延迟等于第n主路径延迟信息。
86.记第m测试路径延迟信息与第一测试路径延迟信息的差值等于时钟偏差值，第m主路径实际延迟等于第m主路径延迟信息减去时钟偏差值，m为大于1且小于等于n的整数。
87.具体地，对于存储器n(chipn，203)而言，存储器n(chipn，203)的第n测试路径延迟信息与第一测试路径延迟信息的差值等于时钟偏差值，第n主路径实际延迟等于第n主路径延迟信息减去时钟偏差值。
88.存储器反馈的数据信息包括表1和表2所示的数据信息：
89.表1
[0090][0091][0092]
表2
[0093] 主路径延迟信息测试路径延迟信息时钟偏差值存储器1(chip1，201)z1c1/存储器2(chip2，202)z2c2c2—c1……………………
存储器n(chipn，203)z
ncncn
—c1[0094]
根据获取的标号为1至n的存储器分别反馈的测试路径延迟信息，获取每个存储器对应的时钟偏差值；例如，编号为n的存储器的时钟偏差值为测试路径延迟信息—第一测试路径延迟信息，即t＝cn—c1。
[0095]
根据获取的标号为1至n的存储器分别反馈的主路径延迟信息，获取每个存储器对应的主路径实际延迟；例如，编号为n的存储器的主路径实际延迟为主路径延迟信息—时钟偏差值，即tn＝zn—t。
[0096]
例如，参考图3为例，编号为1的芯片的第零测试时钟信号延迟d01为0.2ns、输入电路延迟信息d12为0.4ns、测试路径选择电路延迟信息d42为0.3ns、输出电路延迟信息d32为0.5ns，即编号为1的芯片的第1测试路径延迟信息c1＝1.4ns；以n等于2为例，编号为2的芯片的第零测试时钟信号延迟d02为0.5ns、输入电路延迟信息d12为0.5ns、测试路径选择电路延迟信息d42为0.2ns、输出电路延迟信息d32为0.4ns，即编号为2的芯片的第2测试路径延迟信息c1＝1.6ns，那么编号为2的存储器的时钟偏差值t为0.2ns；若获取的编号为2的芯片的第2主路径延迟信息z2为15ns，那么编号为2的芯片第2主路径实际延迟t2＝14.8ns。
[0097]
与相关技术相比，测试卡为存储器提供第零测试时钟信号，存储器反馈的主路径延迟信息和测试路径延迟信息，基于主路径延迟信息获取存储器的主路径实际延迟，记第m测试路径延迟信息与第一测试路径延迟信息的差值为时钟偏差值，基于主路径延迟信息与时钟偏差值，获取主路径实际延迟，以避免时钟信号输入被测试的每一个芯片时存在不同
的时间延迟造成的误差，提高多芯片并行测试的准确性。
[0098]
上面各种步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包括相同的逻辑关系，都在本专利的保护范围内；对流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其流程的核心设计都在该专利的保护范围内。
[0099]
由于第一实施例和第二实施例与本实施例相互对应，因此本实施例可与第一实施例和第二实施例互相配合实施。第一实施例和第二实施例中提到的相关技术细节在本实施例中依然有效，在第一实施例和第二实施例中所能达到的技术效果在本实施例中也同样可以实现，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在第一实施例和第二实施例中。
[0100]
本领域的普通技术人员可以理解，上述各实施例是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。

技术特征：

1.一种存储器，其特征在于，包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与所述输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与所述测试路径选择电路连接，适于将所述第二测试时钟信号转换为第三测试时钟信号输出到存储器外部。2.根据权利要求1所述的存储器，其特征在于，所述输入电路还输出第一正常时钟信号，所述第一正常时钟信号与所述第一测试时钟信号的频率和相位相同。3.根据权利要求2所述的存储器，其特征在于，还包括存储块，所述第一正常时钟信号适于对所述存储块进行读写操作的时钟源。4.根据权利要求1所述的存储器，其特征在于，所述第一测试时钟信号与所述外部时钟信号的频率相同。5.根据权利要求1所述的存储器，其特征在于，当所述读出时钟命令为低时，所述测试路径选择电路输出的所述第二测试时钟信号为低电平；当所述读出时钟命令为高时，所述测试路径选择电路输出的所述第二测试时钟信号与所述第一测试时钟信号的频率相同。6.根据权利要求1所述的存储器，其特征在于，还包括测试模式模块，所述测试模式模块输出所述读出时钟命令。7.一种存储器测试系统，其特征在于，包括：多个如权利要求1至6任一所述的存储器，将所述存储器依次编号为1至n，所述n为大于等于2的整数；测试卡，输出地址信息、命令信息、第零测试时钟信号、片选信息至所述编号为1至n的存储器，并接收所述编号为1至n的存储器的数据信息。8.根据权利要求7所述的存储器测试系统，其特征在于，所述测试卡具有n个片选输出端输出所述片选信息和n个数据接收端接收所述数据信息，与所述编号为1至n的存储器一一对应连接。9.根据权利要求8所述的存储器测试系统，其特征在于，所述编号为1至n的存储器共用所述测试卡输出的所述地址信息、所述命令信息和所述第零测试时钟信号。10.根据权利要求9所述的存储器测试系统，其特征在于，所述测试卡的所述第零测试时钟信号送至所述存储器的所述输入电路，所述存储器的所述第三测试时钟信号送至所述测试卡对应的所述数据接收端。11.一种存储器测试方法，其特征在于，包括：测试卡，输出地址信息、命令信息、第零测试时钟信号、片选信息至依次编号为1至n的存储器，并接收所述编号为1至n的存储器的数据信息，所述n为大于等于2的整数；每个所述存储器输出的所述数据信息包括主路径延迟信息和测试路径延迟信息，所述测试卡对接收所述编号为1至n的存储器的所述主路径延迟信息依次编号为第一主路径延迟信息至第n主路径延迟信息，所述测试卡对接收所述编号为1至n的存储器的所述测试路径延迟信息依次编号为第一测试路径延迟信息至第n测试路径延迟信息；依次定义第一主路径实际延迟至第n主路径实际延迟，对应所述编号为1至n的存储器的主路径实际延迟；
所述第一主路径实际延迟等于第一主路径延迟信息，记第m测试路径延迟信息与所述第一测试路径延迟信息的差值等于时钟偏差值，所述第m主路径实际延迟等于所述第m主路径延迟信息减去所述时钟偏差值，所述m为大于1且小于等于n的整数。12.根据权利要求11所述的存储器测试方法，其特征在于，所述存储器包括：输入电路，接收所述第零测试时钟信号，并输出第一测试时钟信号和第一正常时钟信号，所述第一测试时钟信号相对于所述第零测试时钟信号的延迟为输入电路延迟信息；测试路径选择电路，与所述输入电路连接，适于根据读出时钟命令输出第二测试时钟信号，所述第二测试时钟信号相对于所述第一测试时钟信号的延迟为测试路径选择电路延迟信息；输出电路，与所述测试路径选择电路连接，适于将所述第二测试时钟信号转换为第三测试时钟信号输出到所述测试卡，所述第三测试时钟信号相对于所述第二测试时钟信号的延迟为输出电路延迟信息；其中，所述测试路径延迟信息包括所述输入电路延迟信息、所述测试路径选择电路延迟信息和所述输出电路延迟信息。13.根据权利要求12所述的存储器测试方法，其特征在于，所述存储器还包括存储块，所述第一正常时钟信号适于对所述存储块进行读写操作的时钟源；所述主路径延迟信息包括所述输入电路延迟信息、对所述存储块进行读写操作的时间和所述输出电路延迟信息。14.根据权利要求13所述的存储器测试方法，其特征在于，所述存储器还包括测试模式模块，所述测试模式模块接收所述命令信息，所述测试模式模块还输出所述读出时钟命令。

技术总结

本发明实施例提供一种存储器、存储器测试系统以及存储器测试方法，其中，存储器包括：输入电路，适于接收外部时钟信号，并输出第一测试时钟信号；测试路径选择电路，与输入电路连接，适于根据读出时钟命令输出第二测试时钟信号；输出电路，与测试路径选择电路连接，适于将第二测试时钟信号转换为第三测试时钟信号输出到存储器外部，本发明实施例通过量化时钟信号输入被测试的每一个芯片的时间延迟，从而获取芯片的实际输出延迟，提高了多芯片并行测试的准确性。的准确性。的准确性。