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存储奇偶性的存储器设备和包括其的存储器系统的制作方法

存储奇偶性的存储器设备和包括其的存储器系统
1.相关申请的交叉引用
2.本技术是基于2020年10月23日在韩国知识产权局提交的第10-2020-0138599号韩国专利申请并要求其优先权，该韩国专利申请的公开内容通过引用全文合并于此。
技术领域
3.发明构思涉及存储器设备，更具体地，涉及存储与错误校正相关的奇偶性的存储器设备和/或包括该存储器设备的存储器系统。

背景技术：

4.作为存储器设备，非易失性存储器设备包括在非易失性存储器中存储数据的多个存储单元。作为非易失性存储器设备的示例，闪速存储器设备可以在蜂窝电话、数码相机、个人数字助理(pda)、移动计算系统、固定计算系统和其他设备中的至少一种中使用。
5.随着半导体制造技术的发展，存储器设备的高集成密度和高容量持续发展。随着存储设备的规模随存储器设备的高集成密度而减小，存储在存储器设备中的数据的错误率增加。错误校正码(ecc)方法用于数据错误校正，但是存储奇偶性以提高错误性能的空间和/或错误校正所花费的时间增加。

技术实现要素：

6.发明构思提供了一种存储器设备和/或包括共的存储器系统，该存储器设备用于增强错误校正能力并快速执行对应于来自主机的读取请求的读取操作。
7.根据发明构思的一些示例实施例，提供了一种存储器设备，其包括：单元阵列，包括多个页；以及控制逻辑电路，配置为控制单元阵列的编程操作和单元阵列的读取操作。控制逻辑电路配置为控制编程操作和读取操作，使得：响应于针对页的编程命令，存储器设备将第一至第n码字存储在所述多个页之中的第一页中，并且存储器设备将共同对应于第一至第n码字的页奇偶性编程到第一页；以及响应于针对子页的读取命令，存储器设备选择性地读取第一至第n码字之中的第一码字，其中n是至少为2的整数。第一码字包括第一子页数据和对应于第一子页数据的第一子奇偶性，第一子奇偶性包括与通过错误校正码(ecc)解码校正第一子页数据中的错误相关联的信息，可对第一至第n码字中的每个独立地执行ecc解码。
8.根据发明构思的一些示例实施例，提供了一种存储器系统，其包括：存储器设备，包括包含多个页的单元阵列；以及存储器控制器电路，包括存储器接口电路和错误校正码(ecc)电路，存储器接口电路配置为与存储器设备通信，ecc电路配置为通过对子页数据执行第一ecc编码来生成包括子奇偶性的码字，并通过对经由第一ecc编码生成的第一至第n码字执行第二ecc编码来来生成页奇偶性。响应于来自主机的写入请求，存储器控制器电路配置为将与页相关联的编程命令发送到存储器设备，并将第一至第n码字和页奇偶性编程到单元阵列的第一页，响应于来自主机的读取请求，存储器控制器电路配置为将与子页相
关联的读取命令发送到存储器设备，并选择性地读取第一码字，其中n是至少为2的整数。
9.根据发明构思的一些示例实施例，提供了一种方法，其包括：从主机接收多个写入请求以及分别对应于所述多个写入请求的多条写入数据；通过以子页为单位执行第一错误校正码(ecc)编码来生成码字，子页包括至少一条写入数据；基于通过第一ecc编码生成的第一至第n码字执行ecc编码来生成页奇偶性，其中n是至少为2的整数；在编程操作中将第一至第n码字和页奇偶性编程到存储器设备的第一页，编程操作以页来执行；以及响应于主机的读取请求选择性地从第一页读取第一码字。第一码字包括第一子页数据和对应于第一子页数据的第一子奇偶性，通过ecc解码对第一子页数据执行错误校正，可对每个码字独立地执行ecc解码。
附图说明
10.发明构思的一些示例实施例将由以下结合附图的详细描述被更清楚地理解，附图中：
11.图1是根据一些示例实施例的存储器系统的框图；
12.图2是示出图1中的存储器控制器的实施方式的框图；
13.图3a和图3b分别是示出根据一些示例实施例的编程操作的示例和读取操作的示例的图；
14.图4和图5是根据一些示例实施例的存储器系统的操作方法的流程图；
15.图6是示出根据一些示例实施例的在图1中的存储器设备的结构的示意图；
16.图7是示出根据一些示例实施例的在图1中的单元阵列的示例的图；
17.图8是根据一些示例实施例的在图7中的单元块的透视图；
18.图9和图10分别是根据一些示例实施例的以页为单位执行的编程操作的图或示例；
19.图11是示出根据一些示例实施例的生成页奇偶性的示例的概念图；图12至图13b分别是根据图11的实施例的存储器系统的错误校正码(ecc)编码和ecc解码的示例的流程图；
20.图14是示出根据一些示例实施例的存储器系统的实施方式的框图；
21.图15a和图15b分别是示出根据一些示例实施例的基于低密度奇偶性码(ldpc)的奇偶性的实施方式的图；
22.图16是示出根据各种实施例的读取单元的图；
23.图17是根据一些示例实施例的存储器系统的框图；
24.图18a至图18c是示出根据各种实施例的生成页奇偶性的示例的图；
25.图19a至图19c是示出存储器控制器和存储器设备之间的接口的示例的图；
26.图20是示出根据实施例的使用存储器设备的固态驱动器(ssd)系统的示例的框图；以及
27.图21是示出根据另一示例实施例的存储器设备的图。
具体实施方式
28.在下文中，将参照附图详细描述一些示例实施例。
29.图1是根据一些示例实施例的存储器系统10的框图。参照图1，存储器系统10可以包括存储器控制器100和存储器设备200。存储器设备200可以包括存储器单元阵列210、页缓冲器220和控制逻辑230。存储器控制器100可以包括处理器110和错误校正码(ecc)电路120；或者，替代地，存储器控制器100可以包括进一步执行ecc电路120的功能的处理器110。ecc电路120可以包括ecc编码器121和ecc解码器122；或者，替代地，处理器110可以执行参照ecc编码器121和ecc解码器122描述的功能。
30.根据一些示例实施例，存储器设备200可以包括非易失性存储器设备。例如，存储器设备200可以包括非易失性存储器设备，诸如nand闪速存储器、垂直nand(vnand)闪速存储器、nor闪速存储器、电阻式随机存取存储器(rram)、相变存储器或磁阻ram(mram)中的至少一种。在一些示例实施例中，存储器设备200或存储器系统10可以被实现为电子设备的嵌入式存储器和/或可从电子设备移除的外部存储器。例如，存储器设备200或存储器系统10可以实现为各种形式，诸如嵌入式通用闪速存储(ufs)、嵌入式多媒体卡(emmc)、固态驱动器(ssd)、ufs存储器卡、紧凑式闪存(cf)卡、安全数字(sd)卡、微型sd卡、迷你sd卡和极限数字(xd)卡中的至少一种。
31.存储器控制器100可以响应于来自主机的读取或写入请求来控制存储器设备200读取存储在其中的数据和/或向其写入(或编程和/或擦除)数据。详细地，存储器控制器100可以通过向存储器设备200提供地址add和命令cmd来控制存储器设备200的编程、读取和擦除操作。将要写入存储器设备200的数据data和从存储器设备200读取的数据data可以在存储器控制器100和存储器设备200之间交换。
32.存储器单元阵列210可以包括多个单元块。每个单元块可以包括(例如,被分为)多个页。每页可以包括多个存储器单元。在存储器单元阵列210中，可以以单元块为单位执行数据擦除操作，并且可以以页的至少部分为单位执行数据编程操作和数据读取操作。根据一些示例实施例，存储器设备200可以以具有不同大小的单位执行编程操作和/或读取操作。在一些示例实施例中，页可以包括多个子页，并且存储器设备200可以以页为单位执行编程操作并以子页为单位执行读取操作。每页的大小(例如，比特数)可以相同。一页中包括的每个子页的大小(例如，比特数)可以相同，或者可以彼此不同。
33.处理器110一般可以控制存储器控制器100的操作。例如，处理器110可以通过运行存储在存储器控制器100中的指令来控制存储器控制器100的内部操作和/或与数据擦除、编程和读取相关的各种操作。可以基于处理器110的控制来控制ecc电路120的ecc编码操作和ecc解码操作。根据一些示例实施例，可以基于处理器110的控制来执行控制操作，使得数据编程操作和数据读取操作以具有不同大小(例如，不同的比特数)的单位执行。
34.存储器控制器100可以被主机请求以某些单位(例如，以具有比页的大小小(少)的大小的单位)访问数据。例如，假设在存储器单元阵列210中页的大小为16kb并且子页的大小为4kb，则每页可以包括(或分为)四个子页，并且主机所请求的访问可以以与小于或等于4kb的大小对应的单位来提供。根据一些示例实施例，主机可以以512b单位请求访问数据，并且存储器控制器100可以以包括多条写入数据的页为单位执行编程操作。当从主机接收到读取请求时，可以选择性地对多个子页之中包括所请求数据的子页的数据执行读取操作。
35.根据一些示例实施例，ecc编码器121可以对子页单位的数据(在下文中，称为子页
数据)执行ecc编码，因此生成与子页数据对应的子页奇偶性(在下文中，称为子奇偶性)。子页奇偶性可以是，或可以对应于包括在子页中的比特的偶数性或奇数性。包括子页数据和对应于子页数据的子奇偶性的信息可以被称为码字。ecc编码器121可以生成对应于至少两条子页数据的公共奇偶性，例如对应于单个页中包括的所有子页数据的公共奇偶性(在下文中，称为页奇偶性par_p)。存储器控制器100可以对包括上述码字和页奇偶性par_p的每页执行编程操作。
36.在一些示例实施例中，可以各种各样地定义各种术语。例如，涵盖子页数据和对应于子页数据的子奇偶性的概念可以被称为码字或子码字，但为了便于描述，以下被称为码字。在一些示例实施例的描述中，码字可以与子页数据可互换地使用。例如，子页数据的读取可以是指码字的读取，子页数据在子页中的存储可以是指码字在子页中的存储。可以使用每个码字中的至少部分信息来生成页奇偶性par_p。页奇偶性par_p可以从多条子页数据或多个码字生成。当页包括n个子页时，假设每个子页中存储单个码字，并且该页中存储n个码字和对应于n个码字的页奇偶性par_p。
37.ecc解码器122可以对从存储器设备200读取的数据执行ecc解码。例如，ecc解码器122可以接收从每个子页读取的码字，并通过使用子奇偶性执行ecc解码来校正子页数据中的错误。例如，ecc解码器122可以通过对每个码字独立地执行ecc解码来校正子页数据中的错误。当码字的ecc解码成功时，可以以对应于主机请求的单位(例如，小于或等于子页的单位)从存储器控制器100向主机输出数据。
38.当使用子奇偶性的错误校正失败时，ecc解码器122可以接收页奇偶性par_p和包括在页中的其他码字，并使用页奇偶性par_p和其他码字对页执行ecc解码。例如，当一条子页数据(例如，第一子页数据)中存在不可校正的错误时，仍然可以通过使用另一子页数据和页奇偶性par_p执行ecc解码来校正第一子页数据中的错误。
39.存储器单元阵列210可以包括多个页。例如，第一页page1可以包括第一至第n子页sub-page1至sub-pagen，第一至第n码字cw1至cwn可以分别存储在第一至第n子页sub-page1至sub-pagen中。子页数据和子奇偶性可以存储在每个子页中。例如，第一子页数据data_s1和第一子奇偶性par_s1可以存储在第一子页sub-page1中。页奇偶性par_p也可以存储在第一页page1中。
40.根据一些示例实施例，将要写入的数据和/或已经读取的数据可以根据编程和/或读取操作存储在页缓冲器220中，并且以页为单位的数据可以存储在页缓冲器220中并被提供给单元阵列210。在数据读取操作中，以子页为单位读取的数据可以存储在页缓冲器220中。存储在页缓冲器220中的子页数据被提供给存储器控制器100。根据上述一些示例实施例，存储器控制器100可以对每个子页执行ecc解码，并且当没有错误或者错误已经被校正时，可以向主机提供子页数据而无需对第一页page1另外执行读取操作。
41.当对应于码字(例如，第一码字cwl)的子页数据中的错误未被校正时，第一页pagel的第二至第n码字cw2至cwn和页奇偶性par_p可以被读取并存储在页缓冲器220中，然后被提供给存储器控制器100。ecc解码器122可以通过使用页奇偶性par_p执行ecc解码来校正第一子页数据中的错误，并且可以向主机提供错误校正后的第一子页数据。
42.控制逻辑230一般可以控制存储器设备200的与存储器操作相关的操作。例如，控制逻辑230可以基于来自存储器控制器100的控制信号(未示出)生成用于存储器设备200的
内部控制操作的内部控制信号。根据一些示例实施例，控制逻辑230可以执行内部控制操作，使得数据以页为单位从页缓冲器220提供到存储器单元阵列210，并以子页为单位从页缓冲器220提供到存储器控制器100。
43.根据上述一些示例实施例，基于为每个子页提供的奇偶性和为每个页提供的奇偶性来执行错误校正，因此可以提高存储器系统10的错误级别和/或可以实现高数据可靠性。替代地或附加地，因为以子页数据(或码字)为单位对页独立地执行ecc解码，所以可以选择性地仅读取包括主机所请求的子页数据的码字，并且仅该码字可以经历错误校正。
44.例如，ecc处理单位的大小越大，通常可以校正的错误越多，但是ecc处理所花费的时间增加和/或存储器系统10的资源被低效使用，因为比主机所请求的读取单位大的大小的数据被读取并经历ecc处理。然而，根据一些示例实施例，可以增强错误校正能力，可以减少处理来自主机的读取请求所花费的时间，和/或可以高效地使用存储器系统10的资源。传统上，当无法以ecc为单位执行错误校正时，执行进入读取重试模式并校正错误的过程，导致读取时间大大增加。然而，根据一些示例实施例，可以通过基于页奇偶性的ecc处理来校正错误。
45.ecc电路120可以执行各种ecc编码和解码。例如，尽管在一些示例实施例中使用低密度奇偶校验码(ldpc)，但示例实施例不限于此。例如，可以使用博斯-查德胡里-霍昆格姆(bose-chadhuri-hocquenghem)码、里德所罗门(reed solomon)码和/或其他各种错误校正算法来生成奇偶性。根据一些示例实施例，可以使用相同的错误校正算法或不同的错误校正算法来生成子奇偶性和页奇偶性par_p。尽管ecc电路120被包括在图1的示例实施例中的存储器控制器100中，但示例实施例不限于此。存储器系统10可以被实现为使得ecc电路120被包括在存储器设备200中。替代地，存储器设备200可以具有ecc电路120的一些功能。例如，存储器设备200可以具有与ecc编码/解码操作相关的ecc功能或与子页/页单位相关的ecc功能。
46.图2是示出图1中的存储器控制器100的实施方式的框图。
47.参照图1和图2，存储器控制器100可以包括处理器110、ecc电路120、缓冲器130、随机存取存储器(ram)140、主机接口150、存储器接口160和高级加密标准(aes)170。处理器110可以通过总线(诸如有线总线和/或无线总线)电连接到存储器控制器100的各个元件，并且可以对其执行控制操作。
48.处理器110可以解释从主机接收到的请求，并且可以根据解释结果控制存储器系统10执行操作。处理器110可以执行控制操作，使得数据在编程操作和读取操作中以不同的单位被访问。处理器110可以通过运行存储在ram 140中的指令和/或使用存储在ram 140中的元数据来执行存储器系统10的一般控制操作。例如，用于将存储器设备200的逻辑地址转换为物理地址的映射信息可以存储在ram 140中。编程操作可以使用该映射信息以页为单位来执行，并且读取操作可以使用该映射信息以子页为单位来执行。
49.从主机发送的写入数据或从存储器设备200读取的数据可以临时存储在缓冲器130中。根据一些示例实施例，当从主机提供具有小于或等于子页单位的大小的写入数据时，可以将形成单页的多条写入数据存储在缓冲器130中。可以使用存储在缓冲器130中的数据以子页为单位以及以页为单位执行ecc编码处理。当从主机接收到数据读取请求时，可以将请求的子页数据存储在缓冲器130中，可以对存储在缓冲器130中的子页数据执行ecc
解码，并且可以向主机提供ecc解码后的子页数据。
50.主机接口150可以根据某个接口与主机通信。主机接口150可以包括高级技术附件(ata)接口、串行ata(sata)接口、并行ata(pata)接口、通用串行总线(usb)接口、小型计算机系统接口(scsi)、串行连接scsi(sas)、emmc接口或unix文件系统(ufs)接口中的至少一种，但这些只是示例，并且实施例不限于此。
51.存储器接口160可以电连接到存储器设备200。例如，存储器接口160可以配置为支持与nand闪速存储器芯片或nor闪速存储器芯片的接口。根据一些示例实施例，存储器接口160可以以页为单位向存储器设备200提供写入数据data_p，并以子页为单位从存储器设备200接收读取数据data_s。
52.ecc电路120可以执行上述ecc编码和/或解码。例如，ecc编码器121可以基于存储在缓冲器130中的以页为单位的数据来生成子奇偶性和页奇偶性par_p。ecc解码器122可以基于存储在缓冲器130中的以子页为单位的数据使用子奇偶性来执行ecc解码。可以通过主机接口150向主机提供错误校正后的子页数据。
53.aes 170可以使用各种加密/解密算法(例如，对称密钥算法和/或基于散列的算法(诸如加密安全散列))对输入到存储器控制器100的数据执行选自加密和解密的至少之一。
54.图3a和图3b分别是示出根据一些示例实施例的编程操作的示例和读取操作的示例的图。图3a和图3b示出了页缓冲器具有某个大小(例如，16kb)并包括4kb的子页、数据编程以页缓冲器大小为单位来执行并且数据读取以各种大小为单位来执行的示例。主机可以请求存储器系统以各种大小为单位(例如，以与512b的倍数对应的大小为单位)写入和/或读取数据。
55.参照图3a，ecc编码器可以以页为单位(例如，以页缓冲器为单位)执行ecc编码。例如，ecc编码器可以生成上述关于子页数据的子奇偶性，并且可以通过以页缓冲器为单位对多条子页数据执行ecc编码来生成页奇偶性。可以将包括页奇偶性的ecc编码数据提供给包括nand等的存储器设备。例如，对应于页缓冲器单位的ecc编码数据可以包括页奇偶性和用于四个子页的码字。
56.可以以与页缓冲器的大小对应的最多16kb为单位执行对nand的读取操作。例如，可以从nand读取数据并以对应于4kb大小的子页为单位将数据提供给ecc解码器。ecc解码器可以接收包括子页数据和子奇偶性的码字，并对码字执行ecc解码。可以向主机提供错误校正后的子页数据。当子页数据中的错误未被校正时，可以以更大的尺寸为单位对nand执行读取操作。例如，可以以12kb的剩余大小为单位读取多条子页数据和页数据，并且可以以页为单位执行ecc解码。根据各种示例实施例，当一条子页数据中的错误未被校正时，可以读取包括该子页数据的16kb数据，并且可以以页为单位执行ecc解码。
57.根据图3a和图3b所示的一些示例实施例，存储器系统可以多次从主机接收写入某个大小(例如，512b)的数据的请求，可以根据上述一些示例实施例生成关于16-kb数据的子奇偶性和页奇偶性，并且可以以页缓冲器为单位将ecc编码数据编程到nand。存储器系统可以从主机接收读取512-b数据的请求；读取子页数据，其包括由主机指示的位置并对应于独立的ecc解码单位；以子页为单位执行ecc解码，然后将没有错误或具有已被校正的错误的子页数据提供给主机。
58.当根据上述示例实施例为每个页提供奇偶性时，可以增强错误校正能力，并且可
以通过响应于主机的读取请求对每个子页独立地执行ecc解码来提高错误校正速度和将读取数据提供给主机的速度。
59.尽管在图3a和图3b的一些示例实施例中页缓冲器的大小为16kb，但是页缓冲器的大小可以具有更大的值(例如，4kb的倍数)。在这种情况下，存储器系统可以基于来自主机的更多条写入数据来生成页奇偶性并以更大的尺寸为单位执行编程操作。
60.根据一些示例实施例，当从主机接收到读取请求时，存储器设备可以以页缓冲器为单位读取数据，并且可以向存储器控制器提供存储在页缓冲器中以页为单元的数据之中的与主机的读取请求对应的以子页为单位的数据。例如，存储器设备可以以页为单位在页缓冲器中读取和存储数据，并且可以以子页为单位将数据提供给存储器控制器。当存储器设备从存储器控制器接收到指示错误尚未被校正的信息时，存储器设备可以将页缓冲器中的剩余数据提供给存储器控制器。
61.图4和图5是根据一些示例实施例的存储器系统的操作方法的流程图。
62.参照图4，主机可以将写入请求和具有某个大小的写入数据发送到存储器系统。存储器系统可以包括存储器控制器和存储器设备。存储器控制器可以存储分别与主机的多个写入请求对应的多条写入数据，并且可以对以页为单位的写入数据执行ecc编码。例如，在操作s11中，可以对每条子页数据执行ecc编码，从而可以以子页为单位执行错误校正。替代地或附加地，在操作s12中，可以以页为单位执行ecc编码，使得一条子页数据中的错误可以基于其他条子页数据来校正。在执行上述ecc编码之后，在操作s13中，存储器控制器可以向存储器设备提供基于页单位的编程命令。与编程命令一起，多个码字和页奇偶性可以被提供给存储器设备。
63.在操作s14中，存储器设备可以响应于编程命令以页为单位执行编程操作。在操作的一些示例中，存储器设备可以将从存储器控制器提供的码字和页奇偶性存储在页缓冲器中，并且可以将码字和页奇偶性一起编程到单元阵列的页。
64.读取某个单位/某块比特(诸如连续比特)的数据可以由主机请求。在操作s15中，存储器控制器可以将读取命令发送给存储器系统，使得数据根据主机的读取请求被读取。在一些示例实施例中，请求被读取的数据的大小可以小于上述的子页单位。在操作s16中，存储器设备可以读取包括请求被读取的数据的子页数据并将该子页数据发送给存储器控制器。存储器控制器可以在操作s17中以子页为单位对子页数据执行ecc解码，并且可以根据子页为单位的ecc解码结果将错误校正后的数据发送给主机。
65.图5示出了与ecc解码相关的操作的示例。
66.参照图5，存储器控制器可以从主机接收读取请求，并在操作s21中将用于读取第一子页数据的读取命令发送给存储器设备，该第一子页数据包括主机所请求的数据。存储器设备可以响应于读取命令读取包括第一子页数据的码字并将该码字提供给存储器控制器。
67.在操作s23中，存储器控制器可以根据上述一些示例实施例以子页为单位执行ecc解码，并根据ecc解码结果确定ecc解码失败。因为第一子页数据中的错误尚未被校正(是不可校正的)，所以存储器控制器可以在操作s24中发送用于读取页奇偶性和包括在与第一子页数据相同的页中的第二至第n子页数据的读取命令。存储器设备可以在操作s25中将已响应于读取命令而读取的第二至第n子页数据发送给存储器控制器，并且可以在操作s26中将
已响应于读取命令而读取的页奇偶性发送给存储器控制器。存储器控制器可以在操作s27中通过使用第二至第n子页数据和页奇偶性执行ecc解码来校正第一子页数据中的错误，并将错误校正后的第一子页数据发送给主机。
68.图6是示出根据一些示例实施例的在图1中的存储器设备200的结构的示意图。尽管存储器设备200在图6中具有外围上单元(cop)结构，但实施例不限于此。存储器设备200可以具有各种结构。
69.参照图1至图6，存储器设备200可以包括第一半导体层l1和第二半导体层l2。第一半导体层l1可以在垂直方向vd上堆叠在第二半导体层l2上。例如，第二半导体层l2可以在垂直方向vd上在第一半导体层l1下方，因此靠近衬底。
70.在一些示例实施例中，图1中的单元阵列210可以形成在第一半导体层l1中，包括图1中的页缓冲器220和控制逻辑230的外围电路可以形成在第二半导体层l2中。因此，存储器设备200可以具有其中单元阵列210在外围电路上方的cop结构。cop结构可以有效地减小水平面积并且可以提高存储器设备200的集成密度。
71.在一些示例实施例中，第二半导体层l2可以包括衬底，诸如包括硅的半导体衬底。外围电路可以通过在衬底上形成平面和/或三维晶体管以及互连晶体管的金属图案而形成在第二半导体层l2中。在第二半导体层l2中形成外围电路之后，可以形成包括单元阵列210的第一半导体层l1。可以形成将单元阵列210的字线wl和位线bl电连接到第二半导体层l2中的外围电路的金属图案。例如，字线wl可以在第一水平方向hd1上延伸，位线bl可以在第二水平方向hd2上延伸。
72.图7是示出根据一些示例实施例的在图1中的单元阵列210的示例的图。
73.参照图7，单元阵列210可以包括多个单元块blk0至blki，其中“i”可以是正整数。单元块blk0至blki中的每个可以具有三维结构(或垂直结构)。详细地，单元块blk0至blki中的每个可以包括在垂直方向vd上延伸的多个nand串。例如，nand串可以在第一和第二水平方向hd1和hd2上彼此隔开某一距离。单元块blk0至blki可以由行解码器(未示出)选择。例如，行解码器可以在单元块blk0至blki之中选择与块地址对应的单元块。
74.图8是根据一些示例实施例的在图7中的单元块的透视图。
75.参照图8，单元块blka在垂直于衬底sub的方向上形成。衬底sub具有第一导电类型(例如，包括诸如硼的掺杂剂的p型)。公共源极线csl在第二水平方向hd2上在衬底sub上延伸，并掺有第二导电类型(例如，包括诸如磷或砷中的至少一种的掺杂剂的n型)的杂质。在衬底sub的在两条相邻的公共源极线csl之间的区域上，多个绝缘层il在第二水平方向hd上延伸并在垂直方向vd上依次提供。绝缘层il在垂直方向vd上彼此隔开某一距离。例如，绝缘层il可以包括诸如硅氧化物的绝缘材料。
76.在衬底sub的在两条相邻的公共源极线csl之间的区域上，多个柱p在垂直方向vd上穿过绝缘层il。多个柱p在第一水平方向hd1上布置。例如，柱p穿过绝缘层il以与衬底sub接触。详细地，每个柱p的表面层s可以包括第一导电类型的硅酮材料并且可以用作沟道区。每个柱p的内层i可以包括诸如硅氧化物或气隙的绝缘材料。
77.在两条相邻的公共源极线csl之间的区域中，沿着绝缘层il、柱p和衬底sub的暴露表面提供电荷存储层cs。电荷存储层cs可以包括栅极绝缘层(例如，“隧穿绝缘层”)、电荷陷阱层和阻挡绝缘层。例如，电荷存储层cs可以具有氧化物-氮化物-氧化物(ono)结构。在两
条相邻的公共源极线csl之间的区域中，在电荷存储层cs的暴露表面上提供栅电极ge，诸如选择线gsl和ssl以及字线wl0至wl7。
78.漏极和/或漏极接触dr分别提供在柱p上。例如，漏极或漏极接触dr可以包括掺有第二导电类型的杂质的硅酮材料。位线bl1至bl3在第一水平方向hd1上在漏极dr上延伸，并在第二水平方向hd2上彼此隔开某一距离。
79.图9和图10分别是根据一些示例实施例的以页为单位执行的编程操作的图或示例。图9和图10示出了这样的示例：其中单个页包括四个子页并且每个存储器单元对应于存储四比特数据的四级单元(qlc)，因此，四页数据存储在连接到单个字线的存储器单元中。
80.参照图9，子页数据和对应于其的子奇偶性可以存储在每个子页中。例如，第一至第四子页数据data_s1至data_s4和第一至第四子奇偶性par_s1至par_s4可以存储在同一页中。对应于第一至第四子页数据data_s1至data_s4的页奇偶性par_p也可以存储在该页中。
81.参照图10，基于存储器控制器的控制，可以跨存储器设备的多个页存储以页为单位的数据。例如，第一子页数据data_s1和对应于其的第一子奇偶性par_s1可以存储在第一页中。类似地，其他子页数据和相对应的子奇偶性可以存储在与包括第一页的字线相同的字线的另一页中。根据上述一些示例实施例生成的页奇偶性par_p可以存储在一页中。图10示出了其中页奇偶性par_p与第四子页数据data_s4和第四子奇偶性par_s4一起存储在第四页中的一些示例。
82.如图10的示例实施例中所述，因为在每个存储器单元中存储多比特数据，所以可以在单个字线中存储多页数据，并且可以以各种形式跨至少两页存储包括页奇偶性par_p的以页为单位的数据。因此，每个页的劣化程度可能不同。即使当错误发生频率在某个页中增大时，错误发生频率也可以在以页为单位的数据中是一致的，因为多条子页数据可以以分布式方式存储在多个页中，因此，可以增强页单位的错误校正性能。
83.图11是示出根据一些示例实施例的生成页奇偶性的示例的概念图。在图11所示的示例实施例中，单个页包括第一至第n子页，子页数据包括k个比特，子奇偶性包括p个比特。在图11的示例实施例中，从每个码字中的至少一些比特生成的页奇偶性和额外奇偶性的每个包括四个比特，但实施例不限于此。
84.参照图11，可以针对第一至第n子页中的每个生成额外奇偶性。例如，可以基于第一子页数据data_s1和第一子奇偶性par_s1中的至少一些比特来生成第一额外奇偶性ex-p_1。类似地，可以基于第n子页数据data_sn和第n子奇偶性par_sn中的至少一些比特来生成第n额外奇偶性ex-p_n。可以通过各种特定操作来生成额外奇偶性。例如，可以基于错误校正算法来生成第一额外奇偶性ex-p_1，从而在第一子页数据data_s1中包括用于校正错误的信息。可以使用第一至第n额外奇偶性ex-p_1至ex-p_n来生成上述页奇偶性par_p。
85.在实施方式中，第一至第n额外奇偶性ex-p_1至ex-p_n中的每个可以从对应的子页数据(或码字)计算，而不被存储在存储器系统中。页奇偶性par_p可以通过各种操作(诸如对第一至第n额外奇偶性ex-p_1至ex-p_n的按分量逐位的xor运算)生成。然而，示例实施例不限于特定操作。
86.图12至图13b分别是根据图11的示例实施例的存储器系统的ecc编码和ecc解码的示例的流程图。
87.参照图11和图12，存储器控制器可以在操作s31中从主机接收第一至第n子页，并且可以在操作s32中通过以子页为单位执行ecc编码来生成关于每条子页数据的子奇偶性。因此，每个子页可以形成ecc解码单位。当从主机接收到数据读取请求时，可以通过以子页为单位执行ecc解码来执行错误校正。
88.为了生成页奇偶性，可以通过对第一至第n子页数据中的每个执行操作来计算额外奇偶性。因此，在操作s33中，可以计算分别对应于第一至第n子页数据的第一至第n额外奇偶性。每个额外奇偶性可以包括用于校正在对应的子页数据(和/或地应的码字)中的错误的信息。
89.在操作s34中，可以基于对第一至第n额外奇偶性的特定操作来生成共同对应于第一至第n子页数据的页奇偶性。根据上述一些示例实施例，在操作s35中，可以通过以页为单位执行的编程操作将第一至第n子页数据(或第一至第n码字)和页奇偶性存储在存储器设备中。根据一些示例实施例，第一至第n额外奇偶性可以不存储在存储器设备中。
90.参照图11和图13a，根据上述一些示例实施例，包括第一至第n子页数据的以页为单元的数据可以存储在存储器设备的页中。可以从主机接收对第一子页数据的读取请求。因此，在操作s41中，可以对第一子页数据执行读取操作。例如，与主机的读取请求对应的数据大小可以小于或等于第一子页的大小，并且存储器设备可以以预定的子页为单位读取数据。
91.存储器控制器可以从存储器设备接收第一子页数据，并且可以在操作s42中使用第一子奇偶性来执行ecc解码。在操作s43中，可以确定使用ecc解码的错误校正是否成功。当错误校正成功时，可以向主机输出第一子页数据。
92.当错误校正失败时，在操作s45中，可以将第二至第n子页数据作为形成页的其他子页数据进行读取，并且在操作s46中，可以使用第二至第n子奇偶性对第二至第n子页数据执行ecc解码，从而可以校正第二至第n子页数据的每个中的错误。当通过以子页为单位执行ecc解码来校正每个子页中的错误时，可以根据上述一些示例实施例在操作s47中通过使用第二至第n子页数据执行计算额外奇偶性的操作来计算第二至第n额外奇偶性。
93.此后，在操作s48中，可以使用计算出的第二至第n额外奇偶性和从存储器设备读取的页奇偶性来计算与第一子页数据对应的第一额外奇偶性。在操作s49中，可以通过使用第一额外奇偶性执行ecc解码来校正第一子页数据中的错误。
94.在上述示例实施例中，使用与每条子页数据相关的额外奇偶性来生成页奇偶性，但示例实施例不限于此。例如，可以从每条子页数据中选择至少一些比特，通过对包括所选择的比特的单位执行ecc编码来生成奇偶性，该奇偶性可以用作上述页奇偶性。
95.关于ecc编码，可以以各种方式生成奇偶性。例如，可以以系统方式执行ecc编码，使得子页数据与子奇偶性分开。替代地或附加地，当以非系统方式执行ecc编码时，可以生成码字使得子页数据的比特值被改变。
96.图13b是根据一些示例实施例的错误校正的流程图。参照图13b，可以对根据主机的请求读取的第一子页执行错误校正。在操作s51中，可以确定错误校正失败。根据上述一些示例实施例，可以在操作s52中读取第二至第n子页的数据以用于第一子页的错误校正。在操作s53中，可以使用第二至第n子页中的每个的子奇偶性来执行ecc解码。
97.根据一些示例实施例，可以使用各种算法(例如，错误校正算法)来计算额外奇偶
性。一子页的额外奇偶性可以使用其他子页中的一些的额外奇偶性来选择性地计算。换言之，根据算法，可以基于各种操作来计算额外奇偶性。根据一些示例实施例，存储器系统可以基于从第二至第n子页中选择的一些子页的额外奇偶性来计算第一子页的额外奇偶性。
98.第二至第n子页中的至少一些可以没有错误，或者可以具有通过对第二至第n子页的ecc解码而校正的错误。根据一些示例实施例，在操作s54中，可以计算第二至第n子页之中没有错误(或被校正的错误)的至少一个子页的额外奇偶性。在操作s55中，可以使用上述实施例中的计算出的额外奇偶性和页奇偶性来计算第一子页的第一额外奇偶性。在操作s56中，可以使用第一额外奇偶性来校正第一子页数据中的错误。
99.根据上述一些示例实施例，可以使用基于没有错误的子页生成的额外奇偶性来生成具有错误的子页的额外奇偶性。可以基于所生成的额外奇偶性来校正子页中的错误，因此可以提高错误校正精度。
100.图14是示出根据一些示例实施例的存储器系统的实施方式的框图。参照图14，存储器控制器310分别通过多个通道ch0至ch3连接到多个nand，例如第一至第四nand 321至324，每个nand用作存储器设备。对应于第一至第四nand 321至324，提供执行ecc编码和ecc解码的多个ecc电路，例如第一至第四ecc电路311至314。图14示出了用于第二nand 322的ecc编码和解码的示例。
101.在一些示例实施例中，页奇偶性生成器315可以生成可共同提供给通道ch0至ch3的页奇偶性par_p。换言之，页奇偶性生成器315可以配置为由第一至第四nand 321至324共享。
102.在第二ecc电路312的操作中，可以以第二nand 322的页为单位执行编程操作，并且第二ecc电路312可以通过对第一至第n子页数据执行ecc编码来生成第一至第n码字cw1至cwn。第一至第n码字cw1至cwn可以被提供给页奇偶性生成器315。页奇偶性生成器315可以根据上述一些示例实施例计算关于第一至第n码字cw1至cwn中的每个的额外奇偶性，通过使用计算出的额外奇偶性的操作来生成页奇偶性par_p，并将页奇偶性par_p提供给第二ecc电路312。可以以页为单位将第一至第n码字cw1至cwn和页奇偶性par_p编程到第二nand 322。
103.在主机的请求下，可以以子页为单位对第二nand 322执行读取操作，并且可以读取第一码字cw1并将其提供给存储器控制器310。第二ecc电路312可以使用第一码字cw1中包括的子奇偶性以子页为单元执行ecc解码。当错误校正失败时，第二至第n码字cw2至cwn和页奇偶性par_p可以基于存储器控制器310的控制从第二nand 322被读取，并被提供给存储器控制器310。
104.第二至第n码字cw2至cwn和页奇偶性par_p可以被提供给页奇偶性生成器315，并且页奇偶性生成器315可以通过执行使用页奇偶性par_p和从第二至第n码字cw2至cwn计算出的额外奇偶性的运算来计算对应于第一码字cwl的额外奇偶性。可以使用计算出的对应于第一码字cw1的额外奇偶性来校正第一码字cw1的子页数据中的错误，并且可以通过主机接口316将错误校正后的子页数据提供给主机。
105.尽管页奇偶性生成器315由多个nand(例如，第一至第四nand 321至324)共享，但示例实施例不限于此。例如，可以为第一至第四nand 321至324分别提供多个页奇偶性生成器315，并且每个页奇偶性生成器315可以生成与存储在对应的nand中的数据或从对应的
nand读取的数据相关的页奇偶性par_p。
106.图15a和图15b分别是示出根据一些示例实施例的基于低密度奇偶校验码(ldpc)的奇偶性的实施方式的图。图15a示出了子奇偶性和页奇偶性的实施方式。图15b是示出基于ldpc来校正第一和第四子页中的错误的概念的图。
107.参照图15a，基于ldpc的奇偶性可以包括奇偶校验矩阵(h矩阵)。可以通过基于ldpc的ecc编码来生成用于第一至第四子页数据中的每条的奇偶校验矩阵(例如，子h矩阵)和用于页数据的h矩阵。以子页为单位的h矩阵和以页为单元的h矩阵中的每个可以包括子矩阵和/或零矩阵。根据上述一些示例实施例，用于子页数据的h矩阵的信息可以对应上述子奇偶性来存储，用于页数据的h矩阵的信息可以对应于上述页奇偶性来存储。
108.可以在图15a中假设，第二和第三子页数据中的错误已经被校正，而第一和第四子页数据中的错误尚未被校正。可以基于由h矩阵的值定义的多个校验节点和多个变量节点之间的相关性来校正数据中的错误。如图15b所示，可以通过经由反映无错误数使校验节点的信息初始化来重新生成h矩阵。例如，重新生成的h矩阵可以基于分别对应于第一至第四子页数据的子h矩阵的至少部分信息和用于页奇偶性的h矩阵的至少部分信息。基于这个事实，可以对第一至第四子页数据执行ecc解码。
109.在图15a和图15b中，使用基于叠加矩阵的部分可解码的ldpc结构，并且可以校正与校正后的子页的数量一样多的错误。然而，实施例不限于特定方法。
110.图16是示出根据一些示例实施例的读取单元的图。在图16中，单个页具有16kb的大小，并包括三个子页。
111.参照图16，根据上述一些示例实施例，单个页可以存储多个码字和对应于其的页奇偶性par_p。在图16中，第一至第三码字cw1至cw3作为多个码字存储在页中，并且第一和第三码字cw1和cw3中的每个具有4kb的大小，并且第二码字cw2具有8kb的大小。
112.当生成第一至第三码字cw1至cw3时，第一子奇偶性par_s1可以包括用于校正具有4kb大小的第一子页数据data_s1中的错误的信息，第三子奇偶性par_s2可以包括用于校正具有4kb大小的第三子页数据data_s3中的错误的信息，第二子奇偶性par_s2可以包括用于校正具有8kb大小的第二子页数据data_s2中的错误的信息。页奇偶性par_p可以基于第一至第三码字cw1至cw3生成。
113.根据一些示例实施例，可以改变读取单位/大小。例如，当主机的读取请求的单位小于或等于4kb时，可以响应于主机的读取请求选择性地读取第一至第三码字cw1至cw3中的一个，并且可以以子页为单位使用读取的码字中包括的子奇偶性来执行ecc解码。根据一些示例实施例，第一至第三码字cw1至cw3可以具有不同的大小，例如2的幂的不同大小，因此，当以子页为单位执行ecc解码时，错误校正能力相对于每个子页不同。例如，第二码字cw2的大小相对大(例如，8-kb)，因此，与其他码字相比，使用第二码字cw2的第二子奇偶性par_s2的错误校正性能可以相对高。
114.在上述一些示例实施例中，一页的码字具有不同的大小，但实施例可以以各种形式来实现。例如，一些页可以包括4-kb的子页，而其他页可以包括8-kb的子页，因此，以子页为单位的错误校正性能可以相对于每个页不同。可以考虑到错误校正性能来控制数据存储。例如，可以控制数据存储使得元数据之中的具有高重要性级别的数据存储在具有高错误校正性能的区域中。
115.图17是根据一些示例实施例的存储器系统400的框图。
116.参照图17，存储器系统400可以包括存储器控制器410和存储器设备420。存储器设备420可以包括单元阵列421、页缓冲器422和控制逻辑423。存储器控制器410可以包括处理器411、第一ecc电路412和第二ecc电路413。将省略图17的元件之中的以上在一些示例实施例中描述的元件的详细描述。
117.根据上述一些示例实施例，处理器411一般可以控制存储器系统400的操作并控制以各种单位执行的编程和读取操作。第一ecc电路412可以以子页为单位执行ecc编码和解码，第二ecc电路413可以以页为单位执行ecc编码和解码。
118.根据上述一些示例实施例，当子页数据由来自主机的至少一条写入数据组成时，第一ecc电路412可以以子页为单位执行ecc编码并生成子奇偶性。码字可以通过以子页为单位的ecc编码生成，并被提供给第二ecc电路413。
119.根据上述一些示例实施例，当形成单个页的多个码字从第一ecc电路412提供给第二ecc电路413时，第二ecc电路413可以以页为单位执行ecc编码并因此生成页奇偶性par_p。
120.在数据读取操作中，可以根据上述一些示例实施例以子页为单位读取数据，并且第一ecc电路412可以通过执行使用子奇偶性的ecc解码来校正子页数据中的错误。当子页数据中的错误已被正常校正时，可以将子页数据提供给主机，而无需使用第二ecc电路413另外执行ecc解码。否则，当子页数据中的错误尚未被校正时，则可以将该页的其他码字和页奇偶性par_p提供给第二ecc电路413，并且可以以页为单位执行ecc解码。
121.在图17的示例实施例中，第一ecc电路412和第二ecc电路413可以使用相同的错误校正算法或不同的错误校正算法来生成奇偶性。
122.图18a至18c是示出根据各种实施例的生成页奇偶性的示例的图。
123.参照图18a，单个页包括多个子页，一些子页(例如，第一和第二子页)具有4kb的大小，而另一子页(例如，第三子页)具有8kb的大小。根据一些示例实施例，页奇偶性par_p可以对应于页的一些子页。例如，可以基于具有4kb大小的子页数据片段(或码字)来生成页奇偶性par_p。例如，页的子页可以具有不同的错误校正能力，并且可以基于错误校正能力来选择用于生成页奇偶性par_p的子页。
124.参照图18b，可以为单个页生成至少两个页奇偶性，例如第一页奇偶性par_p1和第二页奇偶性par_p2。例如，相对于单个页的第一至第四子页，第一页奇偶性par_p1基于第一和第三子页生成，第二页奇偶性par_p2基于第二和第四子页生成。当第一子页中的错误未通过以子页为单位的ecc解码来校正时，可以选择性地读取一些子页并且可以读取第一页奇偶性par_p1来校正第一子页中的错误。
125.图18c示出了页奇偶性的一些示例实施方式。例如，可以为一些子页(例如，第一和第二子页)生成第一页奇偶性par_p1，并且可以为其他子页(例如，第三和第四子页)生成第二页奇偶性par_p2。在图18c的一些示例实施例中，第一页奇偶性par_p1和第二页奇偶性par_p2中的每个可以对应于页的一部分的大小，但是可以对应于与错误校正相关的根据上述一些示例实施例的页奇偶性，因此，第一页奇偶性par_p1和第二页奇偶性par_p2中的每个可以称为页奇偶性。
126.可以为单个页(例如，第一至第四子页)生成第三页奇偶性par_p3。根据上述实施
方式，页的一些子页(例如，第一和第二子页)的基于页奇偶性的错误校正可以与该页的其他子页(例如，第三和第四子页)的基于页奇偶性的错误校正分开执行，并且根据上述一些示例实施例的错误校正操作可以被高效地执行。此外，当不使用页奇偶性对页的某些单位执行错误校正时，可以使用该页的其他单位和第三页奇偶性par_p3重新执行错误校正操作，因此可以提高错误校正精度。
127.图19a至图19c是示出存储器控制器和存储器设备之间的接口的示例的图。
128.参照图19a，存储器系统20可以包括存储器设备和存储器控制器。存储器设备可以包括存储器接口电路21，存储器控制器可以包括控制器接口电路22。存储器接口电路21可以包括第一至第八引脚p11至p18，控制器接口电路22可以包括第九至第十六引脚p21至p28。
129.根据一些示例实施例，由于编程单位不同于读取单位，因此在存储器接口电路21和控制器接口电路22之间交换的数据的大小可以在编程操作和读取操作之间不同。图19b示出了编程操作中的信号波形的示例，图19c示出了读取操作中的信号波形的示例。在图19b和图19c中，为了便于描述，数据dq被交换。然而，可以在编程和读取操作中传输命令和地址。在实施方式中，命令和地址可以通过数据总线传输。
130.参照图19b和图19c，当芯片使能信号nce被使能(例如，处于低电平)时，可以在存储器接口电路21和控制器接口电路22之间交换各种信号。例如，可以基于写使能信号nwe的翻转定时在命令锁存使能信号cle的使能周期(例如，高电平状态)中向存储器接口电路21提供命令。替代地或附加地，基于写使能信号nwe的翻转定时，可以在地址锁存使能信号ale的使能周期(例如，高电平状态)中向存储器接口电路21提供地址。例如，写使能信号nwe可以在传输命令和地址的周期内翻转。在图19b和图19c所示的示例中，为了便于描述，省略了命令和地址的传输，因此，可以不示出写使能信号nwe的翻转。存储器接口电路21可以接收数据选通信号dqs，并且可以基于数据选通信号dqs接收数据dq。
131.在读取(或数据输出)操作中，存储器接口电路21可以接收翻转的读使能信号nre，并基于读使能信号nre的翻转而生成翻转的数据选通信号dqs。存储器接口电路21可以基于数据选通信号dqs的翻转定时将数据dq发送给控制器接口电路22。
132.就绪/忙碌输出信号nr/b可以在编程和读取操作中在存储器接口电路21和控制器接口电路22之间传输。当存储器设备处于忙碌状态时(即，当正在执行存储器设备的内部操作时)，存储器接口电路21可以向存储器控制器发送指示忙碌状态的就绪/忙碌输出信号nr/b。例如，当存储器设备将存储在页缓冲器中的数据写入页或将从页读取的数据存储在页缓冲器中时，存储器接口电路21可以向存储器控制器发送指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nr/b。
133.如图19b和图19c所示，当对应于页单位的大小的数据d0至dmn在编程操作中与数据选通信号dqs同步地发送到存储器接口电路21时，对应于子页单位的大小的数据d0至dm可以在读取操作中与数据选通信号dqs同步地发送到控制接口电路22。换言之，根据图19b和图19c所示的波形示例，可以在存储器接口电路21和控制接口电路22之间交换各种信号和数据dq。根据一些示例实施例，在编程操作中传输的数据d0至dmn的大小可以大于在读取操作中传输的数据d0至dm的大小。在图19c的示例中，在对应于子页单位的数据d0至dm在读取操作中输出之后，存储器控制器对数据d0至dm执行ecc解码。当错误校正失败时，将指示
错误校正失败的错误信息err提供给存储器设备。例如，当第一子页的错误校正失败时，存储器设备可以接收被激活的错误信息err，因此输出将单个子页中包括的其他子页(例如，第二至第n子页)的数据输出到存储器控制器。根据上述一些示例实施例，存储器控制器可以校正某个子页中的错误。尽管错误信息err在图19c中单独示出，但是可以基于图19b和图19c所示的各种信号的组合向存储器设备通知错误校正失败，而无需单独接收错误信息err。
134.图20是示出根据一些示例实施例的使用存储器设备的ssd系统500的示例的框图。
135.参照图20，ssd系统500可以包括主机510和ssd 520。ssd 520可以通过信号连接器与主机510交换信号，并且可以通过电源连接器接收电力。ssd 520可以包括ssd控制器521、辅助电源522和存储器设备523_1至523_n。存储器设备523_1至523_n可以包括垂直堆叠的nand闪速存储器设备。此时，ssd 520可以使用以上参照图1至图19c描述的一些示例实施例来实现。换言之，ssd 520的ssd控制器521可以包括根据上述一些示例实施例的ecc电路521_1，并且可以以子页为单位执行ecc编码和/或解码以及以页为单位执行ecc编码和/或解码。存储器设备523_1至523_n中的每个可以以页为单位执行编程操作并以子页为单位执行读取操作。
136.图21是示出根据一些示例实施例的存储器设备600的图。
137.参照图21，存储器设备600可以具有芯片到芯片(c2c)结构。c2c结构可以是指通过以下形成的结构：在第一晶片上制造上芯片，上芯片包括单元区cell；在与第一晶片分离的第二晶片上制造下芯片，下芯片包括外围电路区peri；然后将上芯片和下芯片彼此接合。这里，接合工艺可以包括将形成在上芯片的最上面的金属层上的接合金属电连接到形成在下芯片的最上面的金属层上的接合金属的方法。例如，接合金属可以包括使用cu到cu接合的铜(cu)。然而，示例实施例可以不限于此。例如，接合金属也可以由铝(al)或钨(w)形成。
138.存储器设备600的外围电路区peri和单元区cell中的每个可以包括外部焊盘接合区pa、字线接合区wlba和位线接合区blba。
139.外围电路区peri可以包括第一衬底710，层间绝缘层715，形成在第一衬底710上的多个电路元件720a、720b和720c，分别连接到多个电路元件720a、720b和720c的第一金属层730a、730b和730c，以及形成在第一金属层730a、730b和730c上的第二金属层740a、740b和740c。在一些示例实施例中，第一金属层730a、730b和730c可以由具有相对高的电阻率的钨形成，第二金属层740a、740b和740c可以由具有相对低的电阻率的铜形成。
140.在图21所示的一些示例实施例中，尽管仅示出和描述了第一金属层730a、730b和730c以及第二金属层740a、740b和740c，但是示例实施例不限于此，一个或更多个附加金属层可以进一步形成在第二金属层740a、740b和740c上。形成在第二金属层740a、740b和740c上的所述一个或更多个附加金属层中的至少一些可以由具有比形成第二金属层740a、740b和740c的铜的电阻率低的电阻率的铝等形成。
141.层间绝缘层715可以设置在第一衬底710上并覆盖多个电路元件720a、720b和720c、第一金属层730a、730b和730c以及第二金属层740a、740b、和740c。层间绝缘层715可以包括诸如硅氧化物、硅氮化物等的绝缘材料。
142.下接合金属771b和772b可以在字线接合区wlba中形成在第二金属层740b上。在字线接合区wlba中，外围电路区peri中的下接合金属771b和772b可以电接合到单元区cell中
的上接合金属871b和872b。下接合金属771b和772b以及上接合金属871b和872b可以由铝、铜、钨等形成。此外，单元区cell中的上接合金属871b和872b可以被称为第一金属焊盘，外围电路区peri中的下接合金属771b和772b可以被称为第二金属焊盘。
143.单元区cell可以包括至少一个存储器块。单元区cell可以包括第二衬底810和公共源极线820。在第二衬底810上，可以在垂直于第二衬底810的上表面的方向(z轴方向)上堆叠多个字线831至838(即，830)。至少一个串选择线和至少一个接地选择线可以分别布置在多个字线830上和所述多个字线830下方，多个字线830可以设置在所述至少一个串选择线和所述至少一个接地选择线之间。
144.在位线接合区blba中，沟道结构ch可以在垂直于第二衬底810的上表面的方向(z轴方向)上延伸，并穿过多个字线830、所述至少一个串选择线和所述至少一个接地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层850c和第二金属层860c。例如，第一金属层850c可以是位线接触，第二金属层860c可以是位线。在一些示例实施例中，位线(或第二金属层860c)可以在平行于第二衬底810的上表面的第一方向(y轴方向)上延伸。
145.在图21所示的一些示例实施例中，其中设置沟道结构ch、位线860c等的区域可以被定义为位线接合区blba。在位线接合区blba中，位线860c可以电连接到在外围电路区peri中提供页缓冲器893的电路元件720c。位线860c可以连接到单元区cell中的上接合金属871c和872c，并且上接合金属871c和872c可以连接到与页缓冲器893的电路元件720c连接的下接合金属771c和772c。在一些示例实施例中，当以页为单位的写入数据存储在页缓冲器893中时，可以基于页单位执行编程操作，当以子页为单位的读取数据存储在页缓冲器893中时，可以基于子页单位执行读取操作。此外，在编程操作和读取操作中，通过位线传输的数据的单位可以彼此不同。
146.在字线接合区wlba中，多个字线830可以在平行于第二衬底810的上表面并垂直于第一方向的第二方向(x轴方向)上延伸，并且可以连接到多个单元接触插塞841至847(即，840)。多个字线830和多个单元接触插塞840可以在由沿第二方向延伸不同长度的多个字线830的至少一部分提供的焊盘中彼此连接。第一金属层850b和第二金属层860b可以依次连接到与多个字线830连接的多个单元接触插塞840的上部。多个单元接触插塞840可以通过字线接合区wlba中的单元区cell的上接合金属871b和872b以及外围电路区peri的下接合金属771b和772b连接到外围电路区peri。
147.多个单元接触插塞840可以电连接到在外围电路区peri中形成行解码器894的电路元件720b。在一些示例实施例中，行解码器894的电路元件720b的工作电压可以不同于形成页缓冲器893的电路元件720c的工作电压。例如，形成页缓冲器893的电路元件720c的工作电压可以大于形成行解码器894的电路元件720b的工作电压。
148.公共源极线接触插塞880可以设置在外部焊盘接合区pa中。公共源极线接触插塞880可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线820。第一金属层850a和第二金属层860a可以依次堆叠在公共源极线接触插塞880的上部上。例如，其中设置公共源极线接触插塞880、第一金属层850a和第二金属层860a的区域可以被定义为外部焊盘接合区pa。
149.输入-输出焊盘705和805可以设置在外部焊盘接合区pa中。参照图21，覆盖第一衬
底710的下表面的下绝缘膜701可以形成在第一衬底710下方，并且第一输入-输出焊盘705可以形成在下绝缘膜701上。第一输入-输出焊盘705可以通过第一输入-输出接触插塞703连接到设置在外围电路区peri中的多个电路元件720a、720b和720c中的至少一个，并且可以通过下绝缘膜701与第一衬底710分隔开。此外，侧绝缘膜可以设置在第一输入-输出接触插塞703和第一衬底710之间，以将第一输入-输出接触插塞703和第一衬底710电分隔。
150.参照图21，覆盖第二衬底810的上表面的上绝缘膜801可以形成在第二衬底810上，并且第二输入-输出焊盘805可以通过第二输入-输出接触插塞803连接到设置在外围电路区peri中的多个电路元件720a、720b和720c中的至少一个。在示例实施例中，第二输入-输出焊盘805电连接到电路元件720a。
151.根据一些示例实施例，第二衬底810和公共源极线820可以不设置在其中设置第二输入-输出接触插塞803的区域中。此外，在第三方向(z轴方向)上，第二输入-输出焊盘805可以不与字线830重叠。参照图21，第二输入-输出接触插塞303可以在平行于第二衬底810的上表面的方向上与第二衬底810分隔开，并且可以穿过单元区cell的层间绝缘层815以连接到第二输入-输出焊盘805。
152.根据实施例，可以选择性地形成第一输入-输出焊盘705和第二输入-输出焊盘805。例如，存储器设备600可以仅包括设置在第一衬底710上的第一输入-输出焊盘705或设置在第二衬底810上的第二输入-输出焊盘805。替代地，存储器设备600可以包括第一输入-输出焊盘705和第二输入-输出焊盘805两者。
153.在单元区cell和外围电路区peri中分别包括的外部焊盘接合区pa和位线接合区blba的每个中，可以提供设置在最上面的金属层上的金属图案作为虚设图案或者可以不存在最上面的金属层。
154.在外部焊盘接合区pa中，存储器设备600可以包括在外围电路区peri的最上面的金属层中的下金属图案773a，其对应于形成在单元区cell的最上面的金属层中的上金属图案872a，并具有与单元区cell的上金属图案872a相同的截面形状以彼此连接。在外围电路区peri中，形成在外围电路区peri的最上面的金属层中的下金属图案773a可以不连接到接触。类似地，在外部焊盘接合区pa中，上金属图案872a可以形成在单元区cell的最上面的金属层中，该上金属图案872a对应于形成在外围电路区peri的最上面的金属层中的下金属图案773a，并具有与外围电路区peri的下金属图案773a相同的形状。
155.下接合金属771b和772b可以在字线接合区wlba中形成在第二金属层740b上。在字线接合区wlba中，外围电路区peri的下接合金属771b和772b可以通过cu到cu接合电连接到单元区cell的上接合金属871b和872b。
156.此外，在位线接合区blba中，上金属图案892可以形成在单元区cell的最上面的金属层中，该上金属图案892对应于形成在外围电路区peri的最上面的金属层中的下金属图案752，并具有与外围电路区peri的下金属图案752相同的截面形状。接触可以不形成在单元区cell的最上面的金属层中形成的上金属图案892上。
157.在一些示例实施例中，对应于形成在单元区cell和外围电路区peri的一个中的最上面的金属层中的金属图案，具有与该金属图案相同的截面形状的加强金属图案可以形成在单元区cell和外围电路区peri的另一个中的最上面的金属层中。接触可以不形成在加强金属图案上。
158.以上公开的任何或所有元件可以包括处理电路或在处理电路中实现，所述处理电路诸如为：硬件，包括逻辑电路；硬件/软件组合，诸如运行软件的处理器；或其组合。例如，更具体地，处理电路可以包括但不限于中央处理单元(cpu)、算术逻辑单元(alu)、数字信号处理器、微型计算机、现场可编程门阵列(fpga)、片上系统(soc)、可编程逻辑单元、微处理器、专用集成电路(asic)等。
159.虽然已经参照其实施例具体示出和描述了一些示例实施例，但是将理解，在不背离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

技术特征：

1.一种存储器设备，包括：单元阵列，包括多个页；以及控制逻辑电路，配置为控制单元阵列的编程操作和单元阵列的读取操作，其中控制逻辑电路配置为控制编程操作和读取操作，使得(a)响应于针对页的编程命令，存储器设备将第一至第n码字存储在所述多个页之中的第一页中，并且存储器设备将共同对应于第一至第n码字的页奇偶性编程到第一页，以及(b)响应于针对子页的读取命令，存储器设备选择性地读取第一至第n码字之中的第一码字，其中n是至少为2的整数，其中第一码字包括第一子页数据和对应于第一子页数据的第一子奇偶性，并且第一子奇偶性包括与通过错误校正码(ecc)解码校正第一子页数据中的错误相关联的信息，ecc解码能够对第一至第n码字中的每个独立地执行。2.根据权利要求1所述的存储器设备，其中存储器设备配置为读取第一码字并将第一码字输出到存储器控制器电路，以及响应于第一子页数据中的错误未被校正，存储器设备配置为进一步读取第二至第n码字和页奇偶性，并将第二至第n码字和页奇偶性输出到存储器控制器电路。3.根据权利要求1所述的存储器设备，还包括：页缓冲器，配置为存储第一至第n码字和第一至第n码字的页奇偶性，并响应于来自存储器控制器电路的编程命令向单元阵列提供第一至第n码字和页奇偶性，该编程命令与页相关联。4.根据权利要求3所述的存储器设备，其中页缓冲器配置为存储第一码字，第一码字响应于与子页相关联的读取命令被读取；以及存储器设备配置为向存储器控制器电路输出作为子页存储在页缓冲器中的第一码字。5.根据权利要求1所述的存储器设备，其中存储器设备配置为分别响应于主机的写入请求和主机的读取请求执行编程操作和读取操作，写入请求和读取请求中的每个对应于子页；第一至第n码字中的每个包括对应于主机的写入请求的写入数据；存储器设备配置为响应于多个写入请求在单个编程操作中将第一至第n码字编程到第一页；以及存储器设备配置为响应于单个读取请求在单个读取操作中向主机提供第一码字。6.根据权利要求1所述的存储器设备，其中单元阵列的每个存储器单元配置为存储m个比特，其中m是至少为2的整数；连接到字线的多个存储器单元对应于第一页和第二至第m页；以及单元阵列配置为在第一至第m页之一中存储第一至第n码字和页奇偶性。7.根据权利要求1所述的存储器设备，其中单元阵列的每个存储器单元配置为存储m个比特，其中m是至少为2的整数；连接到字线的多个存储器单元对应于第一页和第二至第m页；页奇偶性进一步对应于第(n+1)至第k码字，其中k是大于n的整数；以及存储器单元阵列配置为以分布式方式在第二至第m页中存储第(n+1)至第k码字。8.根据权利要求1所述的存储器设备，其中页奇偶性包括基于低密度奇偶校验码
(ldpc)的信息，该ldpc信息与第一至第n码字有关。9.根据权利要求1所述的存储器设备，其中页奇偶性包括使用通过对第一至第n码字中的每个的特定操作计算出的第一至第n额外奇偶性而生成的信息，以及第一至第n额外奇偶性不存储在单元阵列中。10.一种存储器系统，包括：存储器设备，包括包含多个页的单元阵列；以及存储器控制器电路，包括存储器接口电路和错误校正码(ecc)电路，存储器接口电路配置为与存储器设备通信，ecc电路配置为通过对子页数据执行第一ecc编码来生成包括子奇偶性的码字，并通过对经由第一ecc编码生成的第一至第n码字执行第二ecc编码来来生成页奇偶性，其中响应于来自主机的写入请求，存储器控制器电路配置为将与页相关联的编程命令发送到存储器设备，并将第一至第n码字和页奇偶性编程到单元阵列的第一页，以及响应于来自主机的读取请求，存储器控制器电路配置为将与子页相关联的读取命令发送到存储器设备，并选择性地读取第一码字，其中n是至少为2的整数。11.根据权利要求10所述的存储器系统，其中存储器控制器电路配置为从主机接收与小于或等于子页的大小对应的写入请求；以及第一至第n码字包括分别对应于来自主机的多个写入请求的多条写入数据。12.根据权利要求10所述的存储器系统，其中第一码字包括第一子页数据和对应于第一子页数据的第一子奇偶性，并且错误校正电路配置为通过对每个码字独立执行的ecc解码对第一子页数据执行错误校正。13.根据权利要求12所述的存储器系统，其中，响应于第一子页数据中的错误未被校正，存储器控制器电路还配置为读取第二至第n码字和页奇偶性，并使用第二至第n码字和页奇偶性来校正第一子页数据中的错误。14.根据权利要求12所述的存储器系统，其中存储器控制器电路还配置为通过对第一至第n码字中的每个执行特定操作来计算第一至第n额外奇偶性，并使用第一至第n额外奇偶性来生成页奇偶性；以及第一至第n额外奇偶性不存储在存储器设备中。15.根据权利要求14所述的存储器系统，其中，响应于在第一子页数据中发生的错误，存储器控制器电路还配置为读取第二至第n码字，计算第二至第n额外奇偶性，基于第二至第n额外奇偶性和页奇偶性来计算第一额外奇偶性，以及使用第一额外奇偶性来校正第一子页数据中的错误。16.根据权利要求10所述的存储器系统，其中存储器控制器电路还包括页奇偶性生成器电路，其配置为基于第一至第n码字生成页奇偶性，存储器设备包括多个nand闪速存储器，存储器控制器电路通过多个通道连接到所述多个nand闪速存储器，以及页奇偶性生成器电路由所述多个nand闪速存储器共享。17.一种存储器系统的操作方法，该操作方法包括：从主机接收多个写入请求以及分别对应于所述多个写入请求的多条写入数据；通过以子页为单位执行第一错误校正码(ecc)编码来生成码字，子页包括至少一条写
入数据；基于通过第一ecc编码生成的第一至第n码字执行ecc编码来生成页奇偶性，其中n是至少为2的整数；在编程操作中将第一至第n码字和页奇偶性编程到存储器设备的第一页，编程操作以页来执行；以及响应于主机的读取请求选择性地从第一页读取第一码字，其中第一码字包括第一子页数据和对应于第一子页数据的第一子奇偶性，通过ecc解码对第一子页数据执行错误校正，ecc解码能够对每个码字独立地执行。18.根据权利要求17所述的操作方法，其中以页来执行编程操作，所述页包括分别对应于主机的所述多个写入请求的所述多条写入数据，以及响应于主机的读取请求，将第一子页数据输出到主机。19.根据权利要求18所述的操作方法，其中存储器系统包括存储器控制器电路和存储器设备，响应于主机的读取请求，包括第一至第n码字和页奇偶性的数据页被读取并存储在存储器设备的页缓冲器中，以及存储在页缓冲器中的第一至第n码字之中的第一码字被选择性地输出到存储器控制器电路。20.根据权利要求19所述的操作方法，还包括：当第一子页数据中的错误未被校正时，将第二至第n码字和页奇偶性从页缓冲器输出到存储器控制器电路；以及使用页奇偶性和第二至第n码字中的至少一些来校正第一子页数据中的错误。

技术总结

一种存储器设备，包括：单元阵列，包括多个页；以及控制逻辑，配置为控制单元阵列的编程和读取操作。控制逻辑控制编程和读取操作以：响应于针对页的编程命令，将第一至第N码字存储在页之中的第一页中，并将共同对应于第一至第N码字的页奇偶性编程到第一页；以及响应于针对子页的读取命令，选择性地读取第一至第N码字之中的第一码字，其中N是至少为2的整数。第一码字包括第一子页数据和对应于其的第一子奇偶性，第一子奇偶性包括用于通过对每个码字独立执行的错误校正码(ECC)解码来校正第一子页数据中的错误的信息。子页数据中的错误的信息。子页数据中的错误的信息。