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存储装置的读取方法及非易失性存储器装置与流程

存储装置的读取方法及非易失性存储器装置
1.本技术要求于2020年10月28日在韩国知识产权局提交的第10-2020-0141257号韩国专利申请的优先权的权益，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
2.本公开的示例实施例涉及非易失性存储器装置、用于控制非易失性存储器装置的控制器、包括非易失性存储器装置的存储装置及其读取方法。

背景技术：

3.通常，存储装置可在写入操作中使用纠错码(ecc)电路来生成纠错码，并且可在读取操作中通过参考纠错码来纠正数据中的错误。然而，当存储装置的存储器单元的劣化严重时，使用ecc电路纠错会是不可能的。在这种情况下，使用与正常读取操作的感测技术不同的感测技术的读取重试操作可被执行。

技术实现要素：

4.本公开的示例实施例提供了用于扩大恢复码的纠正范围的非易失性存储器装置、用于控制非易失性存储器装置的控制器、包括非易失性存储器装置的存储装置及其读取方法。
5.根据本公开的示例实施例，一种包括至少一个非易失性存储器装置和用于控制所述至少一个非易失性存储器装置的控制器的存储装置的读取方法包括：由所述至少一个非易失性存储器装置响应于读取命令来执行第一片上谷搜索(ovs)操作；由控制器响应于特定命令而接收第一ovs操作的第一检测信息；由控制器使用第一表利用与第一检测信息对应的第一偏移来更新第二表；以及由所述至少一个非易失性存储器装置响应于重新发出的读取命令，使用第二表执行第二ovs操作。第一表包括根据每个状态的检测情况的第一偏移，第二表包括每个状态的读取电平的第二偏移。
6.根据本公开的另一示例实施例，一种包括至少一个非易失性存储器装置和用于控制所述至少一个非易失性存储器装置的控制器的存储装置的读取方法包括：根据读取请求确定执行历史读取操作还是正常读取操作；执行历史读取操作或正常读取操作；确定在历史读取操作或正常读取操作中读取的数据是否是不可纠正的；当读取的数据是不可纠正的时，输入片上谷搜索(ovs)恢复码；参考ovs恢复码中的读取电平执行第一ovs操作；根据第一ovs操作确定第一检测情况；确定第一ovs操作是否通过；当ovs操作未通过时，确定是否允许第二ovs操作；当允许第二ovs操作时，改变读取电平；参考改变后的读取电平执行第二ovs操作；以及当ovs恢复码通过时，利用与检测情况对应的偏移来更新历史读取表。
7.根据本公开的示例实施例，一种非易失性存储器装置包括：存储器单元阵列，包括多个存储器块，所述多个存储器块具有连接到多条字线和多条位线的多个存储器单元；行解码器，被配置为响应于地址来选择所述多个存储器块中的一个存储器块；电压生成器，被配置为提供与所述多条字线之中的被选择的字线和未选择的字线对应的字线电压；页缓冲
器，连接到所述多条位线并被配置为从连接到所述多个存储器块之中的被选择的存储器块的被选择的字线的存储器单元读取数据；以及控制逻辑，被配置为控制行解码器、电压生成器和页缓冲器。控制逻辑包括ovs电路，ovs电路被配置为：通过控制引脚接收命令锁存启用(cle)信号、地址锁存启用(ale)信号、芯片启用(ce)信号、写入启用(we)信号、读取启用(re)信号和dqs信号，并且通过根据cle信号和ale信号在we信号的边沿锁存命令或地址来执行片上谷搜索(ovs)。ovs电路参考读取电平执行第一ovs操作，并且参考改变后的读取电平执行第二ovs操作。
8.根据本公开的另一示例实施例，一种非易失性存储器装置包括：存储器单元区域，具有第一金属垫；外围电路区域，具有第二金属垫并通过第二金属垫竖直连接到第一金属垫；存储器单元阵列，包括多个存储器块，所述多个存储器块具有存储器单元区域中的连接到多条字线和多条位线的多个存储器单元；行解码器，被配置为选择外围电路区域中的所述多条字线中的一条；页缓冲器电路，具有外围电路区域中的连接到所述多条位线的多个页缓冲器；以及控制逻辑，被配置为在外围电路区域中通过控制引脚接收命令锁存启用(cle)信号、地址锁存启用(ale)信号、芯片启用(ce)信号、写入启用(we)信号、读取启用(re)信号和dqs信号，并且通过根据cle信号和ale信号在we信号的边沿锁存命令或地址来执行片上谷搜索(ovs)。ovs操作包括使用读取电平的第一ovs操作和使用改变后的读取电平的第二ovs操作。
9.根据本公开的示例实施例，一种控制器包括：控制引脚，被配置为将控制信号提供到至少一个非易失性存储器装置；缓冲存储器，被配置为存储第一表和第二表；纠错电路，被配置为纠正根据第一读取命令从所述至少一个非易失性存储器装置读取的第一数据的错误，或者纠正根据第二读取命令从所述至少一个非易失性存储器装置读取的第二数据的错误；以及处理器，被配置为驱动用于管理所述至少一个非易失性存储器装置的读取操作的读取电平的读取电平补偿单元。第一表包括片上谷搜索(ovs)操作中的根据每个状态的检测情况的第一偏移。第二表包括每个状态的读取电平的第二偏移。读取电平补偿单元被配置为使用第一偏移更新第二偏移，而不管根据第二读取命令的读取操作的失败。
10.根据本公开的示例实施例，一种存储装置包括：至少一个非易失性存储器装置；和控制器，通过控制引脚连接到所述至少一个非易失性存储器装置并被配置为从所述至少一个非易失性存储器读取数据，控制引脚提供命令锁存启用(cle)信号、地址锁存启用(ale)信号、芯片启用(ce)信号、写入启用(we)信号、读取启用(re)信号和dqs信号。所述至少一个非易失性存储器装置通过根据cle信号和ale信号在we信号的边沿锁存读取命令来执行片上谷搜索(ovs)操作。控制器响应于特定命令而从所述至少一个非易失性存储器装置接收根据ovs操作的检测信息。ovs操作包括使用读取电平的第一ovs操作和使用改变后的读取电平的第二ovs操作。
附图说明
11.根据下面结合附图的详细描述，将更清楚地理解本公开的以上和其他方面、特征以及优点，其中：
12.图1是示出根据本公开的示例实施例的存储装置的示图；
13.图2是示出根据本公开的示例实施例的图1中示出的非易失性存储器装置的示图；
14.图3是示出图1中示出的存储器块中的一个存储器块的电路图；
15.图4是示出根据本公开的示例实施例的控制器的示图；
16.图5a、图5b和图5c是示出根据本公开的示例实施例的控制器的纠错电路的示图；
17.图6是示出在相关技术存储装置中使用ovs执行读取操作的处理的示例的流程图；
18.图7是示出根据本公开的示例实施例的在存储装置中根据ovs操作提取读取电平的处理的示图；
19.图8a和图8b是示出分布谷的不同读取电平和与读取电平对应的发展时间(develop time)的示图；
20.图9是示出根据本公开的示例实施例的使用ovs表(ovst)纠正读取电平的处理的示图；
21.图10是示出在通用存储装置中使用pdt根据ovs操作搜索最佳分布谷的处理的示图；
22.图11是示出根据本公开的示例实施例的存储装置的读取方法的流程图；
23.图12是示出根据本公开的示例实施例的存储装置的读取方法的流程图；
24.图13a、图13b、图13c和图13d是示出根据本公开的示例实施例的在存储装置的读取操作中更新hrt的偏移数据的处理的示图；
25.图14a和图14b是示出根据本公开的示例实施例的由非易失性存储器装置执行的片上ovs操作的示图；
26.图15a、图15b和图15c是示出根据本公开的示例实施例的由非易失性存储器装置执行的片上ovs操作的时序的示图；
27.图16是示出根据本公开的另一示例实施例的存储装置的读取方法的流程图；
28.图17是示出根据本公开的示例实施例的存储装置的ovs恢复码的处理的梯形图；
29.图18是示出根据本公开的另一示例实施例的存储装置的ovs恢复码的处理的梯形图；
30.图19是示出根据本公开的另一示例实施例的存储装置的ovs恢复码的处理的梯形图；
31.图20是示出根据本公开的另一示例实施例的存储装置的读取操作的梯形图；
32.图21是示出根据本公开的另一示例实施例的存储装置的示图；
33.图22是示出根据本公开的另一示例实施例的存储器系统的框图；
34.图23是示出根据本公开的示例实施例的以c2c结构实现的非易失性存储器装置的示图；以及
35.图24是示出根据本公开的示例实施例的应用了存储装置的电子装置的示图。
具体实施方式
36.在下文中，将如下参照附图描述本公开的实施例。
37.存储器单元的阈值电压分布可由至少一个原因(保持、干扰、温度、噪声等)被修改。如上修改的阈值电压分布可导致读取操作中的错误(即，纠错是不可能的)。恢复码表示恢复在读取操作中读取的数据的错误的方法。通常，恢复码可包括搜索修改的阈值电压分布谷的处理。片上谷搜索(on-chip valley search，在下文中，被称为“ovs”)操作对于搜索
分布谷会是有利的。在通过引用包含于此的美国专利2020-00286545、美国专利2020-0098436、美国专利10,090,046、美国专利10,559,362、美国专利10,607,708和美国专利10,629,259中详细描述了ovs操作。
38.根据示例实施例中的非易失性存储器装置、具有非易失性存储器装置的存储装置及其读取方法，为了在输入恢复码之后扩大ovs操作的纠正范围，可在历史读取电平表(hrt)中反映与分布谷对应的检测信息，而不管第一ovs操作的失败(或成功)。此后，在第二ovs操作中，可使用以第一ovs操作的读取电平偏移反映的历史读取电平表来搜索分布谷，由此降低搜索延迟。
39.图1是示出根据示例实施例的存储装置10的示图。参照图1，存储装置10可包括至少一个非易失性存储器装置nvm 100和控制器cntl 200。
40.至少一个非易失性存储器装置100可被实现为存储数据。非易失性存储器装置100可包括nand闪存、垂直nand闪存、nor闪存、电阻式随机存取存储器(rram)、相变存储器(pram)、磁阻式随机存取存储器(mram)、铁电随机存取存储器(fram)、自旋转移矩随机存取存储器(stt-ram)等。此外，非易失性存储器装置100可以以三维阵列结构实现。示例实施例可适用于其中电荷存储层由导电浮栅形成的闪存装置，并且还可适用于其中电荷存储层由绝缘膜形成的电荷捕获闪存(ctf)。在下面的描述中，为了易于描述，非易失性存储器装置100可被实现为垂直nand闪存装置(vnand)。
41.非易失性存储器装置100可被实现为包括多个存储器块blk1至blkz(其中，z是等于或大于2的整数)和控制逻辑150。
42.多个存储器块blk1至blkz中的每个可包括多个页page 1至page m(其中，m是等于或大于2的整数)。多个页page 1至page m中的每个可包括多个存储器单元。多个存储器单元中的每个可存储至少一个位。
43.控制逻辑150可被实现为从控制器cntl 200接收命令和地址，并且可对与地址对应的存储器单元执行与接收的命令对应的操作(编程操作、读取操作、擦除操作等)。
44.此外，控制逻辑150可包括ovs电路155。ovs电路155可被实现为执行片上谷搜索ovs操作。通常，ovs操作可包括根据各种发展时间(develop time)获取单元计数的操作、基于获取的单元计数确定ovs检测情况的操作以及根据确定的ovs检测情况改变并感测实际发展时间的主感测操作。ovs电路155可被实现为存储与ovs操作的结果对应的检测信息(ovsdi，检测情况信息)。检测信息ovsdi可包括指示与相应状态对应的最佳分布谷的信息(例如，发展时间信息)。在一个实施例中，发展时间是执行发展操作的时间段，在发展操作中，根据存储器单元的状态生成感测节点的电位变化。
45.控制器cntl(200)可通过被配置为传输一个或多个控制信号(例如，命令锁存启用(cle)信号、地址锁存启用(ale)信号、一个或多个芯片启用(ce)信号、写入启用(we)信号、读取启用(re)信号、数据选通信号(dqs)等)的多个控制引脚连接到至少一个非易失性存储器装置100，并且可被实现为使用控制信号(cle、ale、一个或多个ce、we、re等)来控制非易失性存储器装置100。例如，非易失性存储器装置100可通过根据命令锁存启用(cle)信号和地址锁存启用(ale)信号在写入启用(we)信号的边沿锁存命令cmd或地址add，来执行编程操作/读取操作/擦除操作。
46.控制器200可包括至少一个处理器210(cpu，中央处理器)、缓冲存储器220和纠错
电路(或者，ecc电路)230。
47.处理器210可被实现为控制存储装置10的整体操作。处理器210可执行各种管理操作(诸如，缓存/缓冲器管理、固件管理、垃圾收集管理、磨损均衡管理、重复数据删除管理、读取刷新/回收管理、坏块管理、多流管理、主机数据和非易失性存储器映射管理、服务质量(qos)管理、系统资源分配管理、非易失性存储器队列管理、读取电平管理、擦除/编程管理、热/冷数据管理、断电保护管理、动态热管理、初始化管理和廉价磁盘冗余阵列(raid)管理中的至少一个)。
48.处理器210可驱动用于管理读取电平的读取电平补偿单元211。读取电平补偿单元211可将与执行ovs操作的结果对应的检测信息ovsdi(偏移信息)实时地反映在历史读取电平中。例如，读取电平补偿单元211可使用ovs表(ovst)在历史读取电平表(hrt)中累积与检测信息ovsdi对应的偏移。在示例实施例中，读取电平补偿单元211可以以固件/软件实现。图1中示出的读取电平补偿单元211可在控制器200中被执行。然而，其示例实施例不限于此。读取电平补偿单元211可在非易失性存储器装置100中被执行。
49.缓冲存储器220可由易失性存储器(例如，静态随机存取存储器(sram)、动态ram(dram)、同步ram(sdram)等)或非易失性存储器(闪存、相变ram(pram)、磁阻式ram(mram)、电阻式ram(reram)、铁电ram(fram)等)实现。缓冲存储器220可包括至少一个预定义表(pdt)、ovs表(ovst)和历史读取电平表(hrt)。
50.pdt可包括第一读取电平偏移信息。在示例实施例中，pdt可包括与流逝的编程时间对应的第一读取电平偏移信息。在示例实施例中，除了流逝的编程时间之外，pdt还可包括与各种劣化信息(温度、编程/擦除周期、读取周期、开字线情况、字线位置信息等)对应的第一读取电平偏移信息。
51.ovst可包括与检测信息ovsdi对应的第二读取电平偏移信息。检测信息ovsdi可以是与最佳分布谷对应的发展时间信息。第二读取电平偏移信息可包括与发展时间信息对应的读取电平偏移信息，其中，在发展时间信息中，ovs操作被执行。因此，ovst可以是通过将检测信息ovsdi转换为读取电平偏移信息而获得的表。
52.hrt可包括与历史读取操作相关的第三读取电平偏移信息。在示例实施例中，第三读取电平偏移信息可包括通过累积第二读取电平偏移信息而获得的信息。在另一示例实施例中，可使用第一读取电平偏移信息和第二读取电平偏移信息来确定第三读取电平偏移信息。第三读取电平偏移信息可包括用于执行历史读取操作的最佳读取电平。在通过引用包含于此的美国专利10,120,589和美国专利10,373,693中详细描述了历史读取操作。
53.ecc电路230可被实现为在编程操作中生成纠错码并且在读取操作中使用纠错码恢复数据。ecc电路230可生成用于纠正从非易失性存储器装置100接收的数据的故障位或错误位的纠错码(ecc)。ecc电路230可通过执行提供到非易失性存储器装置100的数据的纠错编码来形成添加了奇偶校验位的数据。奇偶校验位可存储在非易失性存储器装置100中。此外，ecc电路230可对从非易失性存储器装置100输出的数据执行纠错解码。ecc电路230可使用奇偶校验来纠错。ecc电路230可使用低密度奇偶校验(ldpc)码、bch码、turbo码、里德-所罗门(reed-solomon)码、卷积码、递归系统码(rsc)以及编码调制(诸如，网格编码调制(tcm)和块编码调制(bcm))等中的一个或多个来纠错。
54.当纠错在纠错电路230中是不可能的时，可执行读取重试操作。在示例实施例中，
读取重试操作可包括ovs操作。在另一示例实施例中，读取重试操作可包括反映了pdt的ovs操作。
55.示例实施例中的存储装置10可在不可纠正的纠错码(uecc)发生之前不执行ovs操作，并且可仅在uecc发生之后激活ovs操作。此外，示例实施例中的存储装置10可实时地将检测信息ovsdi反映在hrt上，而不管ovs操作的失败或成功，使得可在下一ovs操作中更快地搜索分布谷。
56.图2是示出根据示例实施例的图1中示出的非易失性存储器装置100的示图。参照图2，非易失性存储器装置100可包括存储器单元阵列110、行解码器120、页缓冲器电路130、输入和输出缓冲器电路140、控制逻辑150、电压生成器160以及单元计数器170。
57.存储器单元阵列110可通过字线wl或者选择线ssl和gsl连接到行解码器120。存储器单元阵列110可通过位线bl连接到页缓冲器电路130。存储器单元阵列110可包括多个单元串。每个单元串的通道可沿垂直方向或水平方向形成。每个单元串可包括多个存储器单元。可通过提供到位线bl或字线wl的电压对多个存储单元进行编程、擦除或读取。通常，可以以页为单位执行编程操作，并且可以以块为单位执行擦除操作。在通过引用包含于此的美国专利7,679,133、美国专利8,553,466、美国专利8,654,587、美国专利8,559,235和美国专利9,536,970中详细描述了存储器单元。在示例实施例中，存储器单元阵列110可包括2d存储器单元阵列，并且2d存储器单元阵列可包括沿行方向和列方向布置的多个nand串。
58.行解码器120可被实现为响应于地址add而选择存储器单元阵列110的存储器块blk1至blkz中的一个。行解码器120可响应于地址add而选择被选择的存储器块的字线中的一条。行解码器120可将与操作模式对应的字线电压vwl传送到被选择的存储器块的字线。在编程操作中，行解码器120可将编程电压和验证电压施加到被选择的字线，并且可将通过电压施加到未选择的字线。在读取操作中，行解码器120可将读取电压施加到被选择的字线，并且可将读取通过电压施加到未选择的字线。
59.页缓冲器电路130可被实现为作为写入驱动器或感测放大器进行操作。在编程操作中，页缓冲器电路130可将与待编程的数据对应的位线电压施加到存储器单元阵列110的位线。在读取操作或验证读取操作中，页缓冲器电路130可通过位线bl检测存储在被选择的存储器单元中的数据。包括在页缓冲器电路130中的多个页缓冲器pb1至pbn(n是等于或大于2的整数)中的每个可连接到至少一条位线。
60.多个页缓冲器pb1至pbn中的每个可被实现为执行用于执行ovs操作的感测和锁存。多个页缓冲器pb1至pbn中的每个可在控制逻辑150的控制下执行多个感测操作以识别存储在被选择的存储器单元中的状态中的一个。此外，多个页缓冲器pb1至pbn中的每个可存储通过多个感测操作感测的数据，并且可在控制逻辑150的控制下选择一个数据。多个页缓冲器pb1至pbn中的每个可多次执行感测以识别状态中的一个。此外，多个页缓冲器pb1至pbn中的每个可选择或输出在控制逻辑150的控制下感测的多个数据之中的最佳数据。
61.输入和输出缓冲器电路140可将从外部实体提供的数据提供到页缓冲器电路130。输入和输出缓冲器电路140可将从外部实体提供的命令cmd提供到控制逻辑150。输入和输出缓冲器电路140可将从外部实体提供的地址add提供到控制逻辑150或行解码器120。此外，输入和输出缓冲器电路140可将通过页缓冲器电路130感测和锁存的数据(data)输出到外部实体。
62.控制逻辑150可被实现为响应于从外部实体发送的命令cmd而控制行解码器120和页缓冲器电路130。
63.此外，控制逻辑150可包括用于执行ovs操作的ovs电路155。
64.ovs电路155可控制用于ovs操作的页缓冲器电路130和电压生成器160。ovs电路155可控制页缓冲器电路130执行多个感测操作以识别被选择的存储器单元的特定状态。此外，ovs电路155可控制多个页缓冲器pb1至pbn将与多个感测结果中的每个对应的感测数据存储在设置在多个页缓冲器pb1至pbn中的每个的多个锁存器组中。此外，ovs电路155可执行用于选择多条感测数据之中的最佳数据的处理。为了选择最佳数据，ovs电路155可参考从单元计数器170提供的计数结果nc。ovs电路155可控制页缓冲器电路130选择并输出多个感测结果之中的最接近分布谷的读取结果。
65.此外，ovs电路155可存储与ovs操作对应的发展时间信息。ovs电路155可将存储的发展时间信息作为检测信息ovsdi输出到控制器200。在示例实施例中，可使用通用内部总线(uib)输出检测信息ovsdi，或者可响应于特定命令(例如，获取特征命令、状态读取命令等)而输出检测信息ovsdi。
66.电压生成器160可被实现为在控制逻辑150的控制下生成将要施加到各个字线的各种类型的字线电压以及将要供应到存储器单元所形成的体(例如，阱区)的阱电压。施加到每条字线的字线电压可包括编程电压、通过电压、读取电压和读取通过电压。
67.单元计数器170可被实现为根据通过页缓冲器电路130感测的数据，来对与特定阈值电压范围对应的存储器单元进行计数。例如，单元计数器170可通过处理多个页缓冲器pb1至pbn中的每个中感测的数据，来对具有特定阈值电压范围内的阈值电压的存储器单元的数量进行计数。
68.示例实施例中的非易失性存储器装置100可在输入恢复码的同时执行ovs操作，从而确保读取操作的可靠性。此外，即使当ovs操作失败时，示例实施例中的非易失性存储器装置100也可将检测信息ovsdi输出到控制器200，使得可在下一ovs操作中快速地执行读取电平搜索操作。
69.图3是示出根据示例实施例的存储器块blki(i是等于或大于2的整数)的电路图。包括在存储器块blki中的多个存储器nand串可沿与基底垂直的方向形成。
70.参照图3，存储器块blki可包括连接在位线bl1、bl2和bl3与共源极线csl之间的多个存储器nand串ns11至ns33。多个存储器nand串ns11至ns33中的每个可包括串选择晶体管sst、多个存储器单元mc1、mc2、
……
、mc8和地选择晶体管gst。在图3中，多个存储器nand串ns11至ns33中的每个可包括八个存储器单元mc1、mc2、
……
、mc8，但是其示例实施例不限于此。
71.串选择晶体管sst可连接到相应的串选择线ssl1、ssl2和ssl3。多个存储器单元mc1、mc2、
……
、mc8可分别连接到相应的栅极线gtl1、gtl2、
……
、gtl8。栅极线gtl1、gtl2、
……
、gtl8可对应于字线，并且栅极线gtl1、gtl2、
……
、gtl8的一部分可对应于虚设字线。地选择晶体管gst可连接到相应的地选择线gsl1、gsl2和gsl3。串选择晶体管sst可连接到相应的位线bl1、bl2和bl3，并且地选择晶体管gst可连接到共源极线csl。
72.具有相同高度的字线(例如，wl1)可共同连接，并且地选择线gsl1、gsl2和gsl3以及串选择线ssl1、ssl2和ssl3可彼此分离。在图3中，存储器块blki可连接到八条栅极线
gtl1、gtl2、
……
、gtl8以及三条位线bl1、bl2和bl3，但是其示例实施例不限于此。
73.图4是示出根据示例实施例的控制器200的示图。参照图4，控制器200可包括主机接口201、存储器接口(nvm接口)202、至少一个cpu 210、缓冲存储器220、纠错电路230、闪存转换层(ftl)管理器240、包管理器250和加密装置(aes)260。
74.主机接口201可被实现为向主机发送包和从主机接收包。从主机发送到主机接口201的包可包括将要写入非易失性存储器100中的数据或命令。从主机接口201发送到主机的包可包括从非易失性存储器100读取的数据或命令的响应。存储器接口202可将待写入非易失性存储器100中的数据发送到非易失性存储器100，或者可接收从非易失性存储器100读取的数据。存储器接口202可被实现为符合标准惯例(诸如，jdec toggle或onfi)。
75.闪存转换层管理器240可执行各种功能(诸如，地址映射、磨损均衡和垃圾收集)。地址映射操作可以是将从主机接收的逻辑地址转换为用于在非易失性存储器100中实际存储数据的物理地址的操作。磨损均衡可以是通过允许均匀地使用非易失性存储器100中的块来防止特定块的过度劣化的技术。例如，磨损均衡可通过平衡物理块的擦除计数的固件技术来实现。垃圾收集是通过将块的有效数据复制到新块并擦除现有块来确保非易失性存储器100中的可用容量的技术。
76.包管理器250可根据与主机协商的接口的协议生成包，或者可解析来自从主机接收的包的各种信息。此外，缓冲存储器216可临时存储将要写入非易失性存储器100中的数据或从非易失性存储器100读取的数据。在示例实施例中，缓冲存储器220可被配置为包括在控制器200中。在另一示例实施例中，缓冲存储器220可设置在控制器200外部。
77.加密装置260可使用对称密钥算法对输入到控制器200的数据执行加密操作和解密操作中的至少一个。加密装置260可使用高级加密标准(aes)算法来对数据进行加密和解密。加密装置260可包括加密模块和解密模块。
78.图5a、图5b和图5c是示出根据示例实施例的控制器200的纠错电路230的示图。
79.参照图5a，纠错电路(ecc)230可包括ecc编码电路(或者，ecc编码器)231和ecc解码电路(或者，ecc解码器)232。ecc编码电路231可响应于ecc控制信号ecc_con，生成将要写入存储器单元阵列111的存储器单元中的数据wdata[0:63]的奇偶校验位eccp[0:7]。奇偶校验位eccp[0:7]可存储在ecc单元阵列112中。在示例实施例中，ecc编码电路231可响应于ecc控制信号ecc_con，生成将要写入包括故障单元的存储器单元中的数据wdata[0:63]的奇偶校验位eccp[0:7]。
[0080]
ecc解码电路232可响应于ecc控制信号ecc_con，使用从存储器单元阵列111的存储器单元读取的数据rdata[0:63]以及从ecc单元阵列112读取的奇偶校验位eccp[0:7]来纠正错误位数据，并且可输出纠错后的数据(data[0:63])。在示例实施例中，ecc解码电路232可响应于ecc控制信号ecc_con，使用从包括坏单元的存储器单元读取的数据(rdata[0:63])以及从ecc单元阵列112读取的奇偶校验位eccp[0:7]来纠正错误位数据，并且可输出纠错后的数据(data[0:63])。
[0081]
参照图5b，ecc编码电路231可包括校正子生成器(syndrome generator)231-1，校正子生成器231-1被配置为响应于ecc控制信号ecc_con而接收64位写入数据wdata[0:63]和基础位(basis bit)b[0:7]，并且使用xor阵列操作生成奇偶校验位eccp[0:7](或称为，校正子)。基础位b[0:7]可被配置为针对写入数据wdata[0:63]生成奇偶校验位eccp[0:7]，
并且可例如由b'00000000位形成。基础位(b[0:7])可使用其他特定位而不是b'00000000位。
[0082]
参照图5c，ecc解码电路232可包括校正子生成器232-1、系数计算器232-2、1位错误位置检测器232-3和错误纠正器232-4。校正子生成器232-1可响应于ecc控制信号ecc_con而接收64位读取数据rdata[0:63]和8位奇偶校验位(eccp[0:7])，并且可使用xor阵列计算生成校正子数据s[0:7]。系数计算器232-2可使用校正子数据s[0:7]来计算错误位置方程(equation)的系数。错误位置方程可基于错误位的倒数。1位错误位置检测器232-3可使用计算的错误位置方程来计算1位错误的位置。错误纠正器232-4可基于1位错误位置检测器232-3的检测结果来确定1位错误的位置。错误纠正器232-4可通过根据确定的1位错误的位置信息而对64位读取数据rdata[0:63](即，发送到全局输入/输出(global i/o)线的数据(gio[0:63]))之中的发生错误的位的逻辑值进行反转来纠错，并且可输出纠错后的64位数据(data[0:63])。
[0083]
图6是示出在相关技术存储装置中使用ovs执行读取操作的处理的示例的流程图。可假设可使用默认读取电平对连接到第一字线wl1的存储器单元执行读取操作(s605)。当读取操作失败时(s610)，可激活连接到第一字线wl1的存储器单元的ovs操作(s615)。非易失性存储器装置可输入恢复码(s615)。可通过反映预定义表(pdt)来执行ovs操作(s620)。当连接到第一字线wl1的存储器单元的读取操作通过ovs操作时(s625)，可更新历史读取表(hrt)(s630)。在这种情况下，可将用于ovs操作的pdt的偏移信息更新到hrt。
[0084]
此后，当对连接到后续字线(例如，第二字线wl2)的存储器单元执行读取操作(s635)时，可使ovs操作去激活(s640)。换句话说，可在恢复码被释放的状态下对连接到第二字线wl2的存储器单元执行读取操作。在这种情况下，可使用更新的hrt来执行历史读取操作(s645)。在相关技术存储装置中，由于在ovs操作中搜索的最佳读取电平偏移未反映在hrt中，因此连接到后续字线的存储器单元的读取操作很可能失败(s650)。
[0085]
示例实施例中的存储装置10可在历史读取电平表(hrt)中反映检测信息ovsdi(参见图1)，而不管ovs操作的成功或失败，使得最佳读取电平可在后续读取操作(ovs操作或正常读取操作)中被使用。
[0086]
图7是示出根据示例实施例的在存储装置100中根据ovs操作提取读取电平的处理的示图。参照图7，存储装置10可通过使用pdt(第三表)或ovst(第一表)实时更新hrt(第二表)来提取最佳读取电平。
[0087]
检测信息ovsdi(参见图1)可包括根据ovs操作的结果信息。与检测信息对应的第二读取电平偏移ost_ovst可实时反映在ovst中。
[0088]
在示例实施例中，可通过累积第二读取电平偏移ost_ovst来确定第三读取电平偏移ost_hrt。
[0089]
在另一示例实施例中，可通过将第二读取电平偏移ost_ovst与根据编程时间的流逝的第一读取电平偏移ost_pdt相加来确定第三读取电平偏移ost_hrt。不应理解：可仅通过第一读取电平偏移ost_pdt与第二读取电平偏移ost_ovst的简单相加来确定第三读取电平偏移ost_hrt。此外，可通过将权重施加到第一读取电平偏移ost_pdt和第二读取电平偏移ost_ovst中的每个来确定第三读取电平偏移ost_hrt。
[0090]
示例实施例中的存储装置10可将第二读取电平偏移ost_ovst反映到hrt而不管
ovs操作的失败，使得最佳读取电平可在下一ovs操作中被快速地搜索。
[0091]
通常，在发展时间改变的时间期间多次感测页缓冲器的感测节点与通过改变字线电压来对位线进行预充电和感测具有相同的效果。
[0092]
图8a和图8b是示出分布谷的不同读取电平和与读取电平对应的发展时间的示图。如图8a中所示，可通过多个感测操作来执行用于搜索状态s1和s2的分布谷的ovs操作。可在多个页缓冲器组中的每个中同时执行多个感测操作。
[0093]
参照图8b，可通过在不同的发展时段期间在相同的时间点将感测节点顺序地锁存到第一页缓冲器pgb1和第二页缓冲器pgb2并存储感测结果来执行片上谷搜索操作。
[0094]
可从时间点t0至时间点t1执行预充电操作。对于预充电，可对连接到第一页缓冲器pbg1中的每个的第一位线和第一感测节点进行充电。当位线建立信号被激活时，感测节点和第一位线可被预充电到特定电平。当在时间点t1将第一位线建立信号去激活到高电平时，第一页缓冲器pbg1的预充电电路中的每个可截止。此外，当在时间点t1之后的时间点t2将第二位线建立信号去激活到高电平时，第二页缓冲器pbg2的每个预充电电路可截止。在这种情况下，第一页缓冲器pbg1的每个感测节点的电平和第二页缓冲器pbg2的每个感测节点的电平可根据基于存储器单元是导通还是截止而流动到相应位线的电流的大小而改变。
[0095]
如图8b中所示，第一页缓冲器pbg1中的每个可从时间点t0至时间点t1对感测节点进行预充电，并且可从时间点t1至时间点t4发展第一位线。第二页缓冲器pbg2中的每个可从时间点t0至时间点t1对感测节点进行预充电，并且可从时间点t2(晚于时间点t1)至时间点t4发展第二位线。例如，可从时间点t6至时间点t7执行重新预充电。
[0096]
第一感测操作可包括在时间点t3执行的锁存器复位(ns)感测操作和在时间t5执行的锁存器置位(s)感测操作。可使用第一页缓冲器pgb1中的锁存器复位(ns)感测操作和锁存器置位(s)感测操作的导通单元(on-cell)计数值来计算第一单元计数信息。此外，可使用第二页缓冲器pgb2中的锁存器复位(ns)感测操作和锁存器置位(s)感测操作的导通单元计数值来计算第二单元计数信息。可基于第一感测操作的第一单元计数信息和第二单元计数信息来确定可对应于与分布谷对应的最佳读取电平的检测情况(c1至c5中的一个)。此外，可确定与确定的检测情况对应的第二感测操作的发展时间tsodev1至tsodev5。
[0097]
图9是示出根据示例实施例的使用ovs表(ovst)纠正读取电平的处理的示图。
[0098]
可确定与根据ovs操作的最佳分布谷对应的发展时间的偏移。对于最上面的页，发展时间的偏移是+80ns。在这种情况下，ovs操作的检测情况可对应于第三检测情况c3。非易失性存储器装置100(参见图1)的ovs电路155(参见图1)可针对与ovs操作的最佳发展时间对应的检测情况执行第一转换操作。ovs电路155可存储或锁存每种检测情况的数据位。
[0099]
此后，检测信息ovsdi(参见图1)可从非易失性存储器装置100输出到控制器200(参见图1)。控制器200可使用检测信息(ovs检测情况c3)生成相应读取电平偏移(+20mv)的ovst。在这种情况下，控制器200可使用ovst对与ovs检测情况对应的读取电平执行第二转换操作。因此，控制器200可根据ovs操作利用偏移来更新hrt。
[0100]
图10是示出在相关技术存储装置中使用pdt根据ovs操作搜索分布谷的处理的示图。参照图10，存储装置10可使用pdt对读取电平执行粗调，并且可使用ovst对读取电平执行微调。
[0101]
当使用第一pdt的ovs恢复码失败时，相关技术存储装置可使用第二pdt执行ovs恢
复码。第二pdt可与一pdt不同。此外，可仅在读取操作最终通过时更新hrt。因此，失败的检测信息不会存储在任何地方。由于第一ovs恢复码失败而将新pdt添加到下一ovs恢复码可以是固件管理方面的负担。
[0102]
即使当第一ovs恢复码失败时，示例实施例中的存储装置10也可在不将新pdt添加到下一ovs恢复码的情况下扩大纠错范围。例如，即使当第一ovs恢复码失败时，存储装置10也可在hrt中反映失败检测信息，并且在不添加新pdt的情况下使用反映的hrt执行下一ovs恢复码。换句话说，实时反映的hrt可执行附加的pdt功能，而不管ovs操作是否失败。
[0103]
即使当ovs恢复码失败时，示例实施例中的存储装置10也可通过反映检测的分布信息(检测信息ovsdi)来执行下一ovs恢复码。
[0104]
示例实施例中的存储装置10可在不使用pdt的情况下执行ovs恢复码。
[0105]
图11是示出根据示例实施例的存储装置10的读取方法的流程图。参照图1至图11，可如下执行存储装置10的读取操作。
[0106]
可从存储装置10的(外部的)主机接收读取请求。存储装置10可确定读取请求的历史。可确定当前从历史缓冲器接收的读取请求是否先前已出现(s110)。当存储在历史缓冲器中的先前读取请求中存在当前读取请求时，可执行历史读取操作(s111)。在历史读取操作中，可以以包括在历史读取电平表hrt中的最佳读取电平执行读取操作。当存储在历史缓冲器中的先前读取请求中不存在当前读取请求时，可执行正常读取操作(s112)。在正常读取操作中，可以以默认读取电平执行读取操作。
[0107]
作为历史读取操作或正常读取操作的结果，可确定是否发生uecc(s113)。uecc指示读取数据不能被ecc电路130(参见图1)恢复。当没有发生uecc时，可立即终止读取操作。
[0108]
当已经发生uecc时，装置可输入ovs恢复码。基本上，可激活ovs模式(s114)，并且非易失性存储器装置100(参见图1)可根据ovs模式执行读取重试操作。读取重试操作可包括使用默认读取电平的正常读取操作和使用ovs操作的读取操作。换句话说，通过使用正常读取操作的默认读取电平执行ovs操作，可执行读取重试操作(s115)。
[0109]
可确定与ovs检测情况对应的偏移信息，而不管读取重试操作的成功/失败(s116)。
[0110]
此后，可确定读取重试操作是否通过(s117)。作为确定的结果，当读取重试操作通过时，可使用ovst来更新反映有与检测情况对应的偏移信息的历史读取电平表hrt(s118)。
[0111]
当读取重试操作是失败时，可确定是否允许下一ovs操作(s119)。是否允许下一ovs操作可对应于执行ovs操作的次数。例如，当执行ovs操作的次数不超过参考值时，可允许下一ovs操作。当允许下一ovs操作时，可将默认读取电平改变为对应于ovs检测情况(s120)。此后，可执行操作s115。
[0112]
当不允许下一ovs操作时，可为了数据恢复而执行片外谷搜索(off-chip valley search)操作(s121)。片外谷搜索表示通过顺序扫描预定电压部分同时将预定电压部分增大或减小预定电压来搜索分布谷。可根据基于片外谷搜索操作的分布谷来执行读取操作，并且可确定读取操作的结果是否已经失败(s122)。当结果没有失败时，可完成读取操作。当读取操作失败时，可针对来自主机的读取请求最终生成uecc。生成的uecc可被输出到主机。
[0113]
图12是示出根据示例实施例的存储装置10的读取方法的流程图。参照图1至图10和图12，可如下执行存储装置10的读取操作。
[0114]
存储装置10可确定当前从历史缓冲器接收的读取请求是否先前已存在(s210)。当存储在历史缓冲器中的先前读取请求中存在当前读取请求时，可执行历史读取操作(s211)。当存储在历史缓冲器中的先前读取请求中不存在当前读取请求时，可执行正常读取操作(s212)。
[0115]
作为历史读取操作或正常读取操作的结果，可确定是否发生uecc(s213)。当没有发生uecc时，可立即终止读取操作。当发生uecc时，装置可输入ovs恢复码。基本上，可激活ovs模式(s214)，并且可确定之前是否已经在历史缓冲器中存在了读取请求(s215)。
[0116]
当历史缓冲器中不存在读取请求时，非易失性存储器装置100(参见图1)可使用正常读取操作的默认读取电平来执行ovs操作(s216)，并且可进入操作s218。当历史缓冲器中存在读取请求时，非易失性存储器装置100可使用历史读取操作的历史读取电平来执行ovs操作(s217)。
[0117]
可确定ovs检测情况，而不管ovs操作的成功/失败(s218)。可将与确定的ovs检测情况对应的检测信息输出到控制器200，并且可更新hrt(s219)。
[0118]
此后，可确定ovs读取重试操作是否已经通过(s220)。作为确定的结果，当ovs读取重试操作已经通过时，可完成读取操作。
[0119]
当ovs读取重试操作失败时，可确定是否允许下一ovs操作(s221)。当允许下一ovs操作时，可执行操作s217(使用历史读取电平的ovs操作)。
[0120]
当不允许下一ovs操作时，可执行片外谷搜索操作(s222)。可根据基于片外谷搜索操作的分布谷来执行读取操作，并且可确定执行读取操作的结果是否已经失败(s223)。当读取操作没有失败时，可完成读取操作。当读取操作失败时，可针对来自主机的读取请求最终生成uecc。
[0121]
图13a、图13b、图13c和图13d是示出根据示例实施例的在存储装置的读取操作中更新hrt的偏移数据的处理的示图。
[0122]
如图13a中所示，可假设ovst可包括分别与七个读取电平r1至r7对应的七个检测情况c1至c7。此外，可假设已经首先执行ovs操作，但是读取是失败。在这种情况下，即使当ovs操作失败时，也可在第七读取电平r7处将与第一检测情况c1对应的检测信息发送到控制器200(参见图1)。参照图13b，可使用ovs表(ovst)在历史读取电平表(hrt)中更新与检测信息(r7的c1)对应的偏移(-100mv)。参照图13c，可使用更新的hrt在下一ovs操作中针对第七读取电平r7确定第二检测情况c2。参照图13d，可在hrt中累积地更新与针对第七读取电平r7确定的第二检测情况c2对应的偏移(-80mv)，而不管下一ovs操作的成功/失败。因此，hrt中的第七读取电平r7的偏移最终可以是-180mv。
[0123]
图11至图13d示出可执行在非易失性存储器装置100与控制器200之间彼此互锁的ovs恢复码的示例。然而，其示例实施例不限于此。示例实施例中的ovs恢复码可作为非易失性存储器装置中的片上操作来执行。例如，非易失性存储器装置可通过在特定情况下改变读取电平来执行下一ovs操作，而不检查第一ovs操作的通过/失败。
[0124]
图14a和图14b是示出根据示例实施例的由非易失性存储器装置执行的片上ovs操作的示图。
[0125]
如图14a中所示，片上ovs操作可包括第一ovs操作和第二ovs操作。在保持之前和保持之后，分布可改变。如图14b中所示，当在第一ovs操作中将检测情况确定为边缘情况
(例如，图8a中的c1和c5)时，可通过改变读取电平来执行第二ovs操作。当检测情况不是边缘情况时，可完成感测操作，并且可将检测信息ovsdi输出到控制器200。
[0126]
图15a、图15b和图15c是示出根据示例实施例的由非易失性存储器装置执行的片上ovs操作的时序的示图。
[0127]
图15a是示出初始ovs操作中的除了边缘情况之外的检测情况c2、c3和c4的时序的示图。如图15a中所示，当作为获得单元计数信息(x/y)并计算检测情况的结果而确定除了边缘情况之外的检测情况(c2、c3和c4中的一个)时，可对与检测情况c2对应的发展时间tsodev2执行主感测。
[0128]
图15b是示出第一ovs操作中的检测情况c1和c5(边缘情况)的时序的示图。作为获得单元计数信息(第一x/y)并计算第一ovs操作中的检测情况的结果，可确定边缘情况c1和c5。在这种情况下，被选择的字线的读取电平可被改变预定偏移。此后，可执行第二ovs操作。如图15b中所示，作为获取单元计数信息(第二x/y)并计算第二ovs操作中的检测情况的结果，当确定除了边缘情况之外的检测情况(c2、c3和c4中的一个)时，可对与检测情况c4对应的发展时间tsodev4执行主感测。
[0129]
如图15c中所示，片上ovs操作可搜索ovs操作的分布谷，并且可根据搜索的分布谷来执行主感测。
[0130]
图16是示出根据另一示例实施例的存储装置10的读取方法的流程图。参照图1至图16，可如下执行存储装置10的读取操作。
[0131]
非易失性存储器装置100(参见图1)可响应于从控制器200(参见图1)发送的第一命令而使用默认读取电平来执行第一读取操作(s310)。与默认读取电平对应的信息可连同第一命令一起从控制器200被发送。默认读取电平信息可包括历史读取电平表(hrt)的偏移信息。
[0132]
控制器200可确定作为第一读取操作的结果是否发生uecc(s320)。当尚未发生uecc时，可完成读取操作。
[0133]
当已经发生uecc时，非易失性存储器装置100可响应于从控制器200发送的第二命令而使用ovs感测来执行第二读取操作(s330)。如图1至图15c中所示，ovs感测可累积hrt中的与检测信息ovsdi对应的偏移信息，而不管初始ovs操作的失败。因此，可完成读取操作。
[0134]
图17是示出根据示例实施例的存储装置10的ovs恢复码的处理的梯形图。参照图1至图17，可如下执行存储装置10的ovs恢复码处理。
[0135]
在输入ovs恢复码时，控制器cntl可将读取命令发送到非易失性存储器装置nvm(s10)。非易失性存储器装置nvm可响应于读取命令而使用ovs感测来执行第一读取操作(s11)。可将在第一读取操作中读取的数据发送到控制器cntl(s12)。此后，控制器cntl可将特定命令发送到非易失性存储器装置nvm(s13)，并且非易失性存储器装置nvm可响应于特定命令而将与ovs感测的检测情况对应的检测信息ovsdi输出到控制器cntl(s14)。
[0136]
此后，控制器cntl可使用纠错电路ecc确定读取的数据是否可纠错(s15)。当在第一读取操作中读取的数据是不可纠正的(uecc)时，控制器cntl可使用检测信息ovsdi和ovst来改变读取电平(s16)。
[0137]
此后，控制器cntl可再次将读取命令连同改变后的读取电平信息一起发送到非易失性存储器装置nvm(s17)。非易失性存储器装置nvm可响应于读取命令而基于改变后的读
取电平使用ovs感测来执行第二读取操作(s18)。此后，可将在第二读取操作中读取的数据和检测信息发送到控制器cntl(s19)。
[0138]
示例实施例中的ovs恢复码可在每次ovs感测被执行时更新hrt。
[0139]
图18是示出根据另一示例实施例的存储装置10的ovs恢复码的处理的梯形图。参照图1至图16和图18，存储装置10的ovs恢复码处理可如下进行。
[0140]
在输入ovs恢复码时，控制器cntl可将第一读取命令发送到非易失性存储器装置nvm(s20)。非易失性存储器装置nvm可响应于第一读取命令而使用ovs感测来执行第一读取操作(s21)。可将在第一读取操作中读取的数据发送到控制器cntl(s22)，控制器cntl可将特定命令发送到非易失性存储器装置nvm(s23)，并且非易失性存储器装置nvm可响应于特定命令而输出与ovs感测对应的检测信息ovsdi(s24)。控制器cntl可使用根据ovs感测的检测信息ovsdi和ovst来更新历史读取电平表(hrt)(s25)。hrt可根据ovs感测来累积读取电平偏移，而不管第一读取操作是成功还是失败。
[0141]
此后，控制器cntl可将第二读取命令连同改变后的读取电平信息一起发送到非易失性存储器装置nvm(s26)。非易失性存储器装置nvm可响应于第二读取命令而参考改变后的读取电平使用ovs感测来执行第二读取操作(s27)。此后，可将在第二读取操作中读取的数据和检测信息发送到控制器cntl(s28)。
[0142]
示例实施例中的ovs恢复码可在响应于单个读取命令而改变读取电平的同时执行多个ovs感测操作。
[0143]
图19是示出根据另一示例实施例的存储装置10的ovs恢复码的处理的梯形图。参照图1至图16和图19，存储装置10的ovs恢复码处理可如下进行。
[0144]
在输入ovs恢复码时，控制器cntl可将读取命令发送到非易失性存储器装置nvm(s30)，并且非易失性存储器装置nvm可响应于读取命令而使用ovs感测来执行第一读取操作(s31)。
[0145]
在第一读取操作中，可确定检测情况是否是边缘情况(s32)。当检测情况不是边缘情况时，可将在第一读取操作中读取的数据输出到控制器cntl(s33)。当检测情况是边缘情况时，可改变读取电平(s34)。此后，可使用改变后的读取电平来执行使用ovs感测的第二读取操作(s35)。此后，在第二读取操作中，可确定检测情况是否是边缘情况(s36)。当检测情况不是边缘情况时，可将第二读取操作中的读取的数据输出到控制器cntl(s37)。当检测情况是边缘情况时，装置可进入改变读取电平的操作s34。
[0146]
此后，控制器cntl可将特定命令发送到非易失性存储器装置nvm(s38)，并且非易失性存储器装置nvm可响应于特定命令而输出与第一读取操作或第二读取操作的检测情况对应的检测信息ovsdi(s39)。
[0147]
图20是示出根据另一示例实施例的存储装置的读取操作的梯形图。参照图1至图20，可如下执行存储装置的读取操作。
[0148]
主机可将读取请求连同地址add(参见图1)一起发送到存储装置10(s40)。存储装置10的控制器200可接收读取请求，可通过搜索历史缓冲器来确定是执行历史读取操作还是正常读取操作，并且可将与确定的操作对应的正常读取命令/历史读取命令发送到非易失性存储器装置nvm(100)(参见图1)(s41)。非易失性存储器装置100可响应于正常读取命令/历史读取命令来执行读取操作，并且可将相应地读取的数据发送到控制器200(s42)。
[0149]
此后，控制器200可对由纠错电路230读取的数据执行纠错操作(s43)。当不存在错误或错误是可纠正的时，可将读取的数据或纠正的数据发送到主机(s44-1)。
[0150]
当纠错不可行时，控制器200可将读取重试命令发送到非易失性存储器装置100(s44-2)。非易失性存储器装置100可响应于读取重试命令而使用ovs感测来执行读取操作，并且可将读取的数据发送到控制器200(s45)。如图1至图19中所示，在使用ovs感测的读取操作中，即使当ovs操作失败时，也可使用ovst在hrt中反映读取电平偏移。
[0151]
此后，控制器200可再次对从纠错电路230读取的数据执行纠错操作(s46)。如果不存在错误或错误是可纠正的，则可将读取的数据或纠正的数据发送到主机(s47)。此后，控制器200可将特定命令发送到非易失性存储器装置100以获得具有读取电平信息的读取重试信息(s48)。非易失性存储器装置100可响应于特定命令而输出读取重试信息(s49)。此后，控制器200可使用读取重试信息来最终更新历史读取电平表hrt(s50)。
[0152]
此后，当针对同一地址add的读取请求从主机被接收时(s51)，存储装置100可使用历史读取电平表hrt中反映的最佳读取电平将历史读取命令发送到非易失性存储器装置100(s52)。
[0153]
示例实施例中的存储装置可包括专用于恢复码的人工智能处理器。
[0154]
图21是示出根据另一示例实施例的存储装置20的示图。参照图21，与图1中示出的示例不同，存储装置20(例如，存储装置20的控制器cntl 200a)可包括被配置为控制ovs恢复码的人工智能处理器212。人工智能处理器212可执行机器学习以管理非易失性存储器装置100的可靠性。
[0155]
图22是示出根据另一示例实施例的存储器系统的框图。参照图22，存储器系统30可包括存储器装置100b和存储器控制器200b。存储器系统30可支持多个通道ch1至chm，并且存储器装置100b可通过多个通道ch1至chm连接到存储器控制器200b。例如，存储器系统30可由存储装置(诸如，固态驱动器(ssd))实现。存储器系统30可被实现为执行如图1至图21中示出的ovs恢复码。
[0156]
存储器装置100b可包括多个非易失性存储器装置nvm11至nvmmn。非易失性存储器装置nvm11至nvmmn中的每个可通过相应的通路连接到多个通道ch1至chm中的一个。例如，非易失性存储器装置nvm11至nvm1n可通过通路w11至w1n连接到第一通道ch1，非易失性存储器装置nvm21至nvm2n可通过通路w21至w2n连接到第二通道ch2，并且非易失性存储器装置nvmm1至nvmmn可通过通路wm1至wmn连接到第m通道chm。在示例实施例中，非易失性存储器装置nvm11至nvmmn中的每个可由任意存储器单元实现，任意存储器单元可根据来自存储器控制器200b的单独命令进行操作。例如，非易失性存储器装置nvm11至nvmmn中的每个可被实现为芯片或裸片，但是其示例实施例不限于此。
[0157]
存储器控制器200b可通过多个通道ch1至chm将信号发送到存储器装置100b并且从存储器装置100b接收信号。例如，存储器控制器200b可通过通道ch1至chm将命令cmda至cmdm、地址addra至addrm、以及数据dataa至datam发送到存储器装置100b，或者可通过通道ch1至chm从存储器装置100b接收数据dataa至datam。
[0158]
存储器控制器200b可选择连接到相应通道的非易失性存储器装置中的一个，并且可向被选择的非易失性存储器装置发送信号和从被选择的非易失性存储器装置接收信号。例如，存储器控制器200b可选择连接到第一通道ch1的非易失性存储器装置nvm11至nvm1n
之中的非易失性存储器装置nvm11。存储器控制器200b可通过第一通道ch1将命令cmda、地址addra和数据dataa发送到被选择的非易失性存储器装置nvm11，或者可通过第一通道ch1从被选择的非易失性存储器装置nvm11接收数据dataa。
[0159]
存储器控制器200b可通过不同的通道并行地向存储器装置100b发送信号和从存储器装置100b接收信号。例如，当存储器控制器200b通过第一通道ch1将命令cmda发送到存储器装置100b时，存储器控制器200b可通过第二通道ch2将命令cmdb发送到存储器装置100b。例如，在通过第一通道ch1从存储器装置100b接收数据dataa的同时，存储器控制器200b可通过第二通道ch2从存储器装置100b接收数据datab。
[0160]
存储器控制器200b可控制存储器装置100b的整体操作。存储器控制器200b可通过将信号发送到通道ch1至chm来控制连接到通道ch1至chm的非易失性存储器装置nvm11至nvmmn中的每个。例如，存储器控制器200b可通过将命令cmda和地址addra发送到第一通道ch1来控制非易失性存储器装置nvm11至nvm1n中的一个。
[0161]
非易失性存储器装置nvm11至nvmmn中的每个可在存储器控制器200b的控制下进行操作。例如，非易失性存储器装置nvm11可根据提供到第一通道ch1的命令cmda、地址addra和数据dataa来对数据dataa进行编程。例如，非易失性存储器装置nvm21可根据提供到第二通道ch2的命令cmdb和地址addrb来读取数据datab，并且可将读取的数据datab发送到存储器控制器200b。
[0162]
图22示出这样的示例：在该示例中，存储器装置100b通过m个通道与存储器控制器200b通信，并且存储器装置100b可包括与每个通道对应的n个非易失性存储器装置。可改变通道的数量以及连接到单个通道的非易失性存储器装置的数量。
[0163]
示例实施例中的非易失性存储器装置可以以芯片到芯片(c2c)结构来实现。
[0164]
图23是示出根据示例实施例的以c2c结构实现的非易失性存储器装置1000的示图。在c2c结构中，可在第一晶片上制造包括单元区域cell的上芯片，可在与第一晶片不同的第二晶片上制造包括外围电路区域peri的下芯片，并且上芯片和下芯片可通过接合方法彼此连接。例如，接合方法可以是将形成在上芯片的最下金属层上的接合金属电连接到形成在下芯片的最上金属层上的接合金属的方法。在示例实施例中，当接合金属由铜(cu)形成时，接合方法可以是cu到cu(cu-to-cu)接合方法。在另一示例实施例中，接合金属可由铝(al)或钨(w)形成。
[0165]
非易失性存储器装置1000的外围电路区域peri和单元区域cell中的每个可包括外部垫接合区域pa、字线接合区域wlba和位线接合区域blba。
[0166]
外围电路区域peri可包括第一基底1210、层间绝缘层1215、形成在第一基底1210上的多个电路装置1220a、1220b和1220c、分别连接到多个电路装置1220a、1220b和1220c的第一金属层1230a、1230b和1230c、以及分别形成在第一金属层1230a、1230b和1230c上的第二金属层1240a、1240b和1240c。在示例实施例中，第一金属层1230a、1230b和1230c可由具有相对高的电阻率的钨形成。在示例实施例中，第二金属层1240a、1240b和1240c可由具有相对低的电阻率的铜形成。
[0167]
图23示出第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c，但是其示例实施例不限于此。可在第二金属层1240a、1240b和1240c上进一步形成至少一个金属层。形成在第二金属层1240a、1240b和1240c上的一个或多个金属层的至少一部分可由
具有与形成第二金属层1240a、1240b和1240c的铜的电阻率不同的电阻率的铝形成。
[0168]
在示例实施例中，层间绝缘层1215可设置在第一基底1210上以覆盖多个电路装置1220a、1220b和1220c、第一金属层1230a、1230b和1230c以及第二金属层1240a、1240b和1240c。在示例实施例中，层间绝缘层1215可包括绝缘材料(诸如，氧化硅或氮化硅)。
[0169]
下接合金属1271b和1278b可形成在字线接合区域wlba的第二金属层1240b上。在字线接合区域wlba中，外围电路区域peri的下接合金属1271b和1278b可通过接合方法电连接到单元区域cell的上接合金属1371b和1372b。在示例实施例中，下接合金属1271b和1278b以及上接合金属1371b和1372b可由铝、铜或钨形成。此外，单元区域cell的上接合金属1371b和1372b可被称为第一金属垫，并且下接合金属1271b和1278b可被称为第二金属垫。
[0170]
单元区域cell可包括至少一个存储器块。在示例实施例中，单元区域cell可包括第二基底1310和共源极线1320。在第二基底1310上，多条字线1331至1338(1330)可沿与第二基底1310的上表面垂直的方向(z轴方向)堆叠。在示例实施例中，串选择线和地选择线可设置在字线1330的上部和下部上。在示例实施例中，多条字线1330可设置在串选择线与地选择线之间。
[0171]
在位线接合区域blba中，通道结构ch可沿与第二基底1310的上表面垂直的方向(z轴方向)延伸，并且可穿透字线1330、串选择线和地选择线。通道结构ch可包括数据存储层、通道层和掩埋绝缘层，并且通道层可电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可被配置为位线接触件，并且第二金属层1360c可被配置为位线。在示例实施例中，位线1360c可沿与第二基底1310的上表面平行的第一方向(y轴方向)延伸。
[0172]
如图23中所示，可将设置有通道结构ch和位线1360c的区域限定为位线接合区域blba。在示例实施例中，位线1360c可电连接到在位线接合区域blba中的外围电路区域peri中设置页缓冲器1393的电路装置1220c。在示例实施例中，下金属图案1252可与上金属图案1392对应，并且下金属图案1252可通过下接合金属1251连接到电路装置1220c。例如，位线1360c可连接到单元区域cell中的上接合金属1371c和1372c。上接合金属1371c和1372c可连接到下接合金属1271c，下接合金属1271c连接到页缓冲器1393的电路装置1220c。在字线接合区域wlba中，字线1330可沿与第一方向垂直并与第二基底1310的上表面平行的第二方向(x轴方向)延伸。在示例实施例中，字线接合区域wlba可连接到多个单元接触塞1341至1347(1340)。例如，字线1330和单元接触塞1340可在通过使字线1330的至少一部分沿第二方向延伸不同长度而设置的垫中彼此连接。在示例实施例中，第一金属层1350b和第二金属层1360b可在连接到字线1330的单元接触塞1340的上部上按顺序连接。在示例实施例中，单元接触塞1340可通过字线接合区域wlba中的单元区域cell的上接合金属1371b和1372b以及外围电路区域peri的下接合金属1271b和1278b连接到外围电路区域peri。
[0173]
在示例实施例中，单元接触塞1340可电连接到在外围电路区域peri中设置行解码器1394的电路装置1220b。在示例实施例中，设置行解码器1394的电路装置1220b的操作电压可与设置页缓冲器1393的电路装置1220c的操作电压不同。例如，设置页缓冲器1393的电路装置1220c的操作电压可大于设置行解码器1394的电路装置1220b的操作电压。
[0174]
共源极线接触塞1380可设置在外部垫接合区域pa中。在示例实施例中，共源极线接触塞1380可由导电材料(诸如，金属、金属化合物或多晶硅)形成。共源极线接触塞1380可
电连接到共源极线1320。第一金属层1350a和第二金属层1360a可按顺序堆叠在共源极线接触塞1380上。例如，设置有共源极线接触塞1380、第一金属层1350a和第二金属层1360a的区域可被定义为外部垫接合区域pa。第二金属层1360a可电连接到上金属过孔(via)1371a。上金属过孔1371a可电连接到上金属图案1372a。
[0175]
输入和输出垫1205和1305可设置在外部垫接合区域pa中。参照图23，覆盖第一基底1210的下表面的下绝缘层1201可形成在第一基底1210的下部上。此外，第一输入和输出垫1205可形成在下绝缘层1201上。在示例实施例中，第一输入和输出垫1205可通过第一输入和输出接触塞1203连接到设置在外围电路区域peri中的多个电路装置1220a、1220b和1220c中的至少一个。在示例实施例中，第一输入和输出垫1205可通过下绝缘层1201与第一基底1210隔离。此外，由于侧表面绝缘层设置在第一输入和输出接触塞1203与第一基底1210之间，因此第一输入和输出接触塞1203和第一基底1210可电隔离。
[0176]
参照图23，覆盖第二基底1310的上表面的上绝缘层1301可形成在第二基底1310上。此外，第二输入和输出垫1305可设置在上绝缘层1301上。在示例实施例中，第二输入和输出垫1305可通过第二输入和输出接触塞1303、下金属图案1272a和下金属过孔1271a连接到设置在外围电路区域peri中的多个电路装置1220a、1220b和1220c中的至少一个。
[0177]
在示例实施例中，第二基底1310和共源极线1320可不设置在设置有第二输入和输出接触塞1303的区域中。此外，第二输入和输出垫1305可在第三方向(z轴方向)上不与字线1330重叠。参照图23，第二输入和输出接触塞1303可沿与第二基底1310的上表面平行的方向与第二基底1310隔离。此外，第二输入和输出接触塞1303可穿透单元区域cell的层间绝缘层，并且可连接到第二输入和输出垫1305。在示例实施例中，第二输入和输出垫1305可电连接到电路装置1220a。
[0178]
在示例实施例中，可选择性地形成第一输入和输出垫1205以及第二输入和输出垫1305。例如，非易失性存储器装置1000可仅包括设置在第一基底1201的上部上的第一输入和输出垫1205或设置在第二基底1301的上部上的第二输入和输出垫1305。在另一示例实施例中，非易失性存储器装置1000可包括第一输入和输出垫1205以及第二输入和输出垫1305两者。
[0179]
最上面的金属层的金属图案可作为虚设图案存在于包括在单元区域cell和外围电路区域peri中的每个中的外部垫接合区域pa和位线接合区域blba中的每个中，或者最上面的金属层可被配置为空的。
[0180]
在示例实施例中的非易失性存储器装置1000中，在外部垫接合区域pa中，可在外围电路区域peri的最上面的金属层上形成具有与单元区域cell的上金属图案1372a的形状相同的形状的下金属图案1273a，以与形成在单元区域cell的最上面的金属层上的上金属图案1372a对应。形成在外围电路区域peri的最上面的金属层上的下金属图案1273a可不连接到外围电路区域peri中的接触件。类似地，在外部垫接合区域pa中，可在单元区域cell的上金属层上形成具有与外围电路区域peri的下金属图案的形状相同的形状的上金属图案，以与形成在外围电路区域peri的最上面的金属层上的下金属图案对应。
[0181]
图24是示出根据示例实施例的应用了存储装置的电子装置的示图。图24中的电子装置2000可由移动系统(诸如，便携式通信终端(移动电话)、智能电话、平板个人计算机(pc)、可穿戴装置、医疗保健装置或物联网(iot)装置)来实现。然而，图24中的电子装置
2000不必限于移动系统，并且可由个人计算机、膝上型计算机、服务器、媒体播放器或汽车装置(诸如，导航系统)来实现。
[0182]
参照图24，电子装置2000可包括主处理器2100、存储器2200a和2200b以及存储装置2300a和2300b，并且还可包括图像捕获装置2410、用户输入装置2420、传感器2430、通信装置2440、显示器2450、扬声器2460、电源装置2470和连接接口2480中的一个或多个。
[0183]
例如，主处理器2100可控制电子装置2000的整体操作和包括在系统2000中的其他组件的操作。主处理器2100可被实现为通用处理器、专用处理器或应用处理器。
[0184]
主处理器2100可包括一个或多个cpu核2110，并且还可包括用于控制存储器2200a和2200b和/或存储装置2300a和2300b的控制器2120。在示例实施例中，主处理器2100还可包括作为用于高速数据操作(诸如，人工智能(ai)数据操作)的专用电路的加速器块2130。加速器块2130可包括图形处理器(gpu)、神经处理器(npu)和/或数据处理器(dpu)，或可被实现为与主处理器2100的其他组件物理隔离的独立芯片。
[0185]
存储器2200a和2200b可用作电子装置2000的主存储器装置并且可包括易失性存储器(诸如，sram和/或dram)，或者可选地，存储器2200a和2200b可包括非易失性存储器(诸如，闪存、pram和/或rram)。存储器2200a和2200b可与主处理器2100在同一封装件中实现。
[0186]
存储装置2300a和2300b可用作用于存储数据的非易失性存储装置，而不管是否供电，并且与存储器2200a和2200b相比可具有相对大的存储容量。存储装置2300a和2300b可包括存储控制器2310a和2310b以及用于在存储控制器2310a和2310b的控制下存储数据的非易失性存储器nvm 2320a和2320b。非易失性存储器2320a和2320b可包括二维(2d)结构或三维(3d)v-nand闪存，或者可包括其他类型的非易失性存储器(诸如，pram和/或rram)。
[0187]
存储装置2300a和2300b可以以与主处理器2100物理隔离的状态包括在电子装置2000中，或者可与主处理器2100在同一封装件中实现。此外，存储装置2300a和2300b可具有与固态装置(ssd)或存储卡的形状相同的形状，使得存储装置2300a和2300b可通过诸如连接接口2480的接口连接以附接到电子装置2000的其他组件和从电子装置2000的其他组件拆卸。存储装置2300a和2300b可被配置为应用了标准惯例(诸如，通用闪存存储(ufs)、嵌入式多媒体卡(emmc)或非易失性存储器快速(nvme))的装置，但是其示例实施例不限于此。
[0188]
图像捕获装置2410可获得静止图像或视频，并且可由相机、摄像机和/或网络摄像头实现。
[0189]
用户输入装置2420可接收从电子装置2000的用户输入的各种类型的数据，并且可包括触摸板、小键盘、键盘和鼠标和/或麦克风。
[0190]
传感器2430可检测从电子装置2000的外部实体获得的各种类型的物理量，并且可将检测的物理量转换为电信号。传感器2430可由温度传感器、压力传感器、亮度传感器、位置传感器、加速度传感器、生物传感器和/或陀螺仪来实现。
[0191]
通信装置2440可根据各种通信协议向存在于电子装置2000外部的其他装置发送信号和从存在于电子装置2000外部的其他装置接收信号。通信装置2440可包括天线、收发器和/或调制解调器(modem)。
[0192]
显示器2450和扬声器2460可用作向电子装置2000的用户输出视觉信息和听觉信息的输出装置。
[0193]
电源装置2470可适当地转换从内置在电子装置2000中的电池和/或外部电源供应
的电力，并且可将电力供应到电子装置2000的每个组件。
[0194]
连接接口2480可提供电子装置2000与连接到电子装置2000并能够与电子装置2000交换数据的外部装置之间的连接。连接接口2480可通过各种接口方法(诸如，高级技术附件(ata)、串行ata(sata)、外部sata(e-sata)、小型计算机小型接口(scsi)、串行附接scsi(sas)、外围组件互连(pci)、pci快速(pcie)、nvm快速(nvme)、ieee 1394、通用串行总线(usb)、安全数字(sd)卡、多媒体卡(mmc)、嵌入式多媒体卡(emmc)、通用闪存(ufs)、嵌入式通用闪存(eufs)、紧凑型闪存(cf)卡接口等)来实现。
[0195]
通常，当将ovs操作应用于恢复码时，由于最佳读取电平与仅存储预定义表(pdt)信息的hrt(历史读取电平表)的最佳读取电平不同，因此电平可在后续字线中失真。随着技术的进步，pdt的数量已经随着存储器单元的劣化已经加剧而增大。当引入ovs表以改善纠错时，将要上传到固件(f/w)的表的数量可增大。
[0196]
示例实施例中的ovs恢复码可改善谷搜索纠正，并且可减小pdt的数量。通常，ovs操作的纠正范围(例如，《200mv)可小于pdt的纠正范围(例如，《400mv)。因此，pdt和ovs操作可一起用于确保宽的纠正范围。在示例实施例中，通过扩展执行ovs操作的次数，可扩大ovs操作的纠正范围，并且可降低使用故障信息的纠正所需的延迟。
[0197]
在示例实施例中的存储装置中，为了利用片上谷搜索(ovs)操作完全替换预定义表(pdt)，可在每次读取重试利用ovs表更新历史读取电平表(hrt)。通常，即使当在ovs操作中发生uecc时，仅仅ovs的覆盖范围可能不足，并且搜索纠正谷的处理可仍然被执行。因此，当即使针对失败情况也更新与hrt对应的偏移时，因为当再次执行读取时根据改变后的读取电平执行ovs操作，所以可降低搜索延迟。
[0198]
在示例实施例中的存储装置的读取方法中，在uecc发生之后输入ovs恢复码时，当默认读取电平为4v并且最佳谷为3.82v时，边缘情况可被检测为第一ovs操作，读取电平偏移可参考ovs表而被确认为第一偏移(-100mv)，尽管获得故障但第一偏移(-100mv)也可被存储在历史读取电平表(hrt)中，并且ovs操作的数量可增大1。由于读取操作失败，因此可重新执行ovs操作。中心情况可被检测为第二ovs操作，第二偏移(-80mv)可参考ovs表来配置，并且读取电平可被更新到hrt，而不管通过/失败。在这种情况下，通过将第二偏移(-80mv)累积到hrt中的现有第一偏移(-100mv)，累积的偏移(-180mv)可被存储。当前hrt偏移可被更新到-180mv，并且ovs操作的数量可增大到2。
[0199]
在示例实施例中，累积偏移被重置的时间点可以是装置输入完全不同类型的恢复码而不是ovs恢复码的时间点。
[0200]
示例实施例中的存储装置的读取方法可增大ovs恢复码的纠正范围，可改善纠错能力和延迟，并且可降低进入读取重试的比率。
[0201]
在基于ovs检测信息创建ovs表之后，示例实施例中的ovs恢复码可向其添加现有pdt，并且可将表存储在hrt中。示例实施例中的ovs恢复码可使用预定ovs表搜索最佳谷，而不使正常rd性能劣化。
[0202]
对于一般的ovs恢复码，当ovs和第一pdt中发生故障时，可执行ovs和第二pdt，当ovs和第二pdt中发生故障时，可执行ovs和第三pdt，并且当读取操作已经最终通过时，可仅对历史读取电平表(hrt)执行更新。示例实施例中的ovs恢复码可通过利用故障情况更新hrt来在ovs操作再次被执行时从更新的电压继续进行。因此，与一般延迟的搜索延迟相比，
用于搜索分布谷的搜索延迟可显著降低。
[0203]
示例实施例中的ovs恢复码可执行ovs操作若干次，而无需在下一ovs操作之后继续进行寿命恢复码，以便增大ovs操作的纠正范围。通常，当使用寿命恢复码时，执行时间可指数地增大，使得系统(set)的性能可快速下降。因此，为了改善系统性能，可在性能不明显降低的ovs恢复码中执行纠正。
[0204]
对于示例实施例中的存储装置，ovs表(ovst)的纠正范围可以是200mv，这可小于pdt的纠正范围，从而为了增大ovst的纠正范围，ovst的纠正次数可增大到n，并且为了累积使用ovst获得的输出值，用于在hrt中累积值的算法可被应用。在每次执行ovst时，ovst的纠正范围可增大200mv。例如，当默认读取电平为4v时，可在执行ovst一次时移动-100mv的读取电平(3.9v)，并且可再次执行ovst，使得到-100mv的读取电平(3.8v)的移动可以是可用的。当执行ovst十次时，读取电平可降低到2v。然而，进行太多的循环仅会使用纠正时间并且会劣化纠正能力，因此，对次数n的限制可能是必要的。
[0205]
示例实施例中的存储装置的读取方法可包括：根据第一表(ovst)和第一读取命令在至少一个非易失性存储器装置中执行片上谷搜索操作，根据特定命令接收片上谷搜索操作的检测信息，生成与检测信息对应的第一偏移信息，将非易失性存储器装置的每个状态和每个检测操作的第一偏移信息存储在第一表中，执行第一读取命令，获得第一偏移信息，以及当通过第一读取命令的读取的数据的纠正失败时，通过基于第一偏移信息移动读取电平来再次执行第一读取命令。
[0206]
示例实施例中的存储装置的读取方法可包括：在用于存储第一表(ovst)和第二表(历史rd表)的缓冲存储器中执行片上谷搜索操作；以及根据第一读取命令的至少一个非易失性存储器装置，根据特定命令接收片上谷搜索操作的检测信息，生成与检测信息对应的第一偏移信息，将非易失性存储器装置的每个状态和每个检测操作的第一偏移信息存储在第一表中，将与每个状态的历史读取电平对应并且由第一偏移信息确定的第二偏移信息存储在第二表中，执行第一读取命令，获得第一偏移信息，将第二偏移信息存储在第二表中，而不管读取的数据的纠正是否成功，以及再次参考第二表来执行第一读取命令。
[0207]
示例实施例中的存储装置的读取方法可包括：在用于存储第一表(ovst)和第二表(历史rd表)的缓冲存储器中执行片上谷搜索操作；以及根据第一读取命令的至少一个非易失性存储器装置，根据特定命令接收片上谷搜索操作的检测信息，生成与检测信息对应的第一偏移信息，将非易失性存储器装置的每个状态和每个检测操作的第一偏移信息存储在第一表中，当执行第一读取命令时执行片上谷搜索，并且在特定情况下通过改变读取电平来再次执行片上谷搜索。
[0208]
根据上述示例实施例中描述的非易失性存储器装置、用于控制非易失性存储器装置的控制器、包括非易失性存储器装置的存储装置及其读取方法，通过在输入ovs恢复码时不管ovs操作的失败而在历史读取电平表中累积与检测情况对应的偏移，可快速地搜索下一ovs操作的分布谷。此外，根据非易失性存储器装置、用于控制非易失性存储器装置的控制器、包括非易失性存储器装置的存储装置及其读取方法，通过累积历史读取电平表而不管ovs操作的失败，可扩大ovs操作的纠错范围。
[0209]
此外，根据非易失性存储器装置、用于控制非易失性存储器装置的控制器、包括非易失性存储器装置的存储装置及其读取方法，由于不使用或减少现有的pdt表，因此可相应
地提高性能。
[0210]
此外，根据非易失性存储器装置、用于控制非易失性存储器装置的控制器、包括非易失性存储器装置的存储装置及其读取方法，通过降低输入寿命保护码的可能性，可提高数据的可靠性并且可提高性能。
[0211]
如本领域中传统的那样，可根据执行描述的一个或多个功能的框来描述和示出实施例。这些块(在此可被称为单元或模块等)由模拟电路和/或数字电路(诸如，逻辑门、集成电路、微处理器、微控制器、存储器电路、无源电子组件、有源电子组件、光学组件、硬连线电路等)物理地实现，并且可以可选地由固件和/或软件驱动。例如，电路可实现在一个或多个半导体芯片中，或者实现在基底支撑件(诸如，印刷电路板等)上。构成块的电路可由专用硬件实现，或者由处理器(例如，一个或多个编程的微处理器和相关联的电路系统)实现，或者由执行块的一些功能的专用硬件和执行块的其他功能的处理器的组合实现。在不脱离公开的范围的情况下，实施例的每个块可物理地分成两个或更多个相互作用并分离的块。同样地，在不脱离公开的范围的情况下，实施例的块可物理地组合成更复杂的块。实施例的方面可通过存储在非暂时性存储介质内并由处理器执行的指令来实现。
[0212]
虽然上面已经示出并描述了示例实施例，但是对本领域技术人员将清楚的是，在不脱离本公开的如所附权利要求限定的范围的情况下，能进行改变和修改。

技术特征：

1.一种存储装置的读取方法，存储装置包括至少一个非易失性存储器装置和被配置为控制所述至少一个非易失性存储器装置的控制器，所述读取方法包括：由所述至少一个非易失性存储器装置响应于来自控制器的读取命令，执行第一片上谷搜索ovs操作；由所述至少一个非易失性存储器装置响应于来自控制器的特定命令来将第一ovs操作的第一检测信息输出到控制器；由控制器使用第一表利用与第一检测信息对应的第一偏移来更新第二表；以及由所述至少一个非易失性存储器装置响应于来自控制器的重新发出的读取命令，使用第二表执行第二ovs操作，其中：第一表包括根据每个状态的检测情况的第一偏移，以及第二表包括每个状态的读取电平的第二偏移。2.根据权利要求1所述的读取方法，其中，执行第一ovs操作的步骤包括：当读取的数据是不可纠正的时，输入ovs恢复码；确定是否执行历史读取操作；以及当不执行历史读取操作时，执行ovs感测操作和正常读取操作。3.根据权利要求2所述的读取方法，其中，执行第一ovs操作的步骤还包括：当执行历史读取操作时，执行ovs感测操作和历史读取操作。4.根据权利要求1所述的读取方法，还包括：由控制器接收在第一ovs操作中读取的数据；以及由控制器确定读取的数据是否是不可纠正的，其中，当读取的数据是不可纠正的时，执行第二ovs操作。5.根据权利要求1所述的读取方法，还包括：由控制器确定在利用第一偏移更新第二表之后第一ovs操作是否通过。6.根据权利要求5所述的读取方法，还包括：在第一ovs操作未通过时确定是否允许第二ovs操作。7.根据权利要求6所述的读取方法，其中，确定是否允许第二ovs操作的步骤包括：确定ovs操作被执行的次数是否超过参考值。8.根据权利要求6所述的读取方法，还包括：当不允许第二ovs操作时，由所述至少一个非易失性存储器装置执行片外谷搜索操作。9.根据权利要求1所述的读取方法，其中，执行第一ovs操作的步骤和执行第二ovs操作的步骤中的每个包括：确定根据ovs感测操作的检测情况是否是边缘情况；当检测情况是边缘情况时，改变读取电平；以及使用改变后的读取电平执行下一ovs感测操作。10.根据权利要求1至9中的任一项所述的读取方法，还包括：由所述至少一个非易失性存储器装置响应于特定命令来将第二ovs操作的第二检测信息输出到控制器；以及由控制器使用第一表利用与第二检测信息对应的第二偏移来更新第二表。11.一种存储装置的读取方法，存储装置包括至少一个非易失性存储器装置和被配置
为控制所述至少一个非易失性存储器装置的控制器，所述读取方法包括：根据读取请求确定执行历史读取操作还是正常读取操作；执行历史读取操作或正常读取操作；确定在历史读取操作或正常读取操作中读取的数据是否是不可纠正的；当读取的数据是不可纠正的时，输入片上谷搜索ovs恢复码；参考ovs恢复码中的读取电平执行第一ovs操作；根据第一ovs操作确定第一检测情况；确定第一ovs操作是否通过；当第一ovs操作未通过时，确定是否允许第二ovs操作；当允许第二ovs操作时，改变读取电平；参考改变后的读取电平执行第二ovs操作；以及当ovs恢复码通过时，利用与第一检测情况对应的偏移来更新历史读取表。12.根据权利要求11所述的读取方法，其中，改变读取电平的步骤包括：由所述至少一个非易失性存储器装置将读取电平改变与第一检测情况对应的偏移。13.根据权利要求11所述的读取方法，其中，改变读取电平的步骤包括：由控制器将读取电平改变与第一检测情况对应的偏移。14.根据权利要求11至13中的任一项所述的读取方法，还包括：根据第二ovs操作确定第二检测情况；以及确定第二ovs操作是否通过。15.根据权利要求14所述的读取方法，还包括：当第一ovs操作通过或第二ovs操作通过时，响应于来自控制器的特定命令，从所述至少一个非易失性存储器装置接收与相应检测情况对应的检测信息；以及使用ovs表确定与检测信息对应的偏移，其中，ovs表包括根据每个状态的检测情况的偏移。16.一种非易失性存储器装置，包括：存储器单元阵列，包括多个存储器块，所述多个存储器块具有连接到多条字线和多条位线的多个存储器单元；行解码器，被配置为响应于地址来选择所述多个存储器块中的一个存储器块；电压生成器，被配置为提供与所述多条字线之中的被选择的字线和未选择的字线对应的字线电压；页缓冲器，连接到所述多条位线并被配置为从连接到所述多个存储器块之中的被选择的存储器块的被选择的字线的存储器单元读取数据；以及控制逻辑，被配置为控制行解码器、电压生成器和页缓冲器，其中：控制逻辑包括片上谷搜索ovs电路，ovs电路被配置为：通过控制引脚接收命令锁存启用cle信号、地址锁存启用ale信号、芯片启用ce信号、写入启用we信号、读取启用re信号和数据选通信号，并且通过根据cle信号和ale信号在we信号的边沿锁存命令或地址来执行ovs操作，以及ovs电路参考读取电平执行第一ovs操作，并且参考改变后的读取电平执行第二ovs操作。
17.根据权利要求16所述的非易失性存储器装置，其中，ovs电路确定根据第一ovs操作的检测情况是否是边缘情况。18.根据权利要求17所述的非易失性存储器装置，其中，当检测情况不是边缘情况时，ovs电路根据第一ovs操作输出数据，并且响应于特定命令而输出与检测情况对应的检测信息。19.根据权利要求17所述的非易失性存储器装置，其中，当检测情况是边缘情况时，ovs电路改变读取电平并参考改变后的读取电平执行第二ovs操作。20.根据权利要求16至19中的任一项所述的非易失性存储器装置，其中，响应于一个读取命令而执行ovs操作的次数不超过参考值。

技术总结

公开了存储装置的读取方法及非易失性存储器装置。存储装置包括至少一个非易失性存储器装置和被配置为控制所述至少一个非易失性存储器装置的控制器。所述至少一个非易失性存储器装置通过根据命令锁存启用(CLE)信号和地址锁存启用(ALE)信号在写入启用(WE)信号的边沿锁存读取命令来执行片上谷搜索(OVS)操作。响应于特定命令，控制器从所述至少一个非易失性存储器装置接收根据OVS操作的检测信息。OVS操作包括使用读取电平的第一OVS操作和使用改变后的读取电平的第二OVS操作。变后的读取电平的第二OVS操作。变后的读取电平的第二OVS操作。