2021,36(2)
电子信息对抗技术
Electronic Information Warfare Technology
㊀㊀中图分类号:TN957.512㊀㊀㊀㊀㊀㊀㊀文献标志码:A㊀㊀㊀㊀㊀㊀㊀文章编号:1674-2230(2021)02-0083-05
收稿日期:2020-05-27；修回日期:2020-06-24基金项目：国家自然科学基金资助项目(61701455)
作者简介：刘宁宁(1984 )，女，硕士，工程师；王传根(1986 )，男，硕士，工程师；王乐(1984 )，男，硕士，工程师；刘长江(1978 ),
男，硕士，高级工程师；刘静娴(1983 )，女，博士，高级工程师㊂
基于JESD204B 协议的多通道高速采集系统设计 刘宁宁1，王传根1，王㊀乐2，刘长江1，刘静娴1
(1.电子信息控制重点实验室，成都610036;2.西安思丹德信息技术有限公司，西安710077)
摘要:JESD204B 协议主要用于数据转换器与现场可编程门阵列(FPGA )之间数据传输的高速串行协议㊂与传统LVDS 接口相比,JESD204B 直接与FPGA 的GTX 接口相连，传输速率相对LVDS 每对线提升约10倍，降低了IO 的资源消耗及保证正确采样的设计难度㊂基于JESD204B 协议，设计实现了一种多通道高速采集系统㊂该系统的硬件架构以4片ADC12J2700及1片Xilinx XC7VX485T FPGA 为核心电路，并包含了时钟锁相电路㊁DDR3等外围电路，最高支持2700MSPS 采样率，可满足大部分高速雷达信号接收领域的采样需求㊂关键词:JESD204B 协议;FPGA ；多通道采集;ADC12J2700;DDR3DOI :10.3969/j.issn.1674-2230.2021.02.019 A System Design of Multi -Channel Data Sampling Based on JESD 204B
LIU Ningning 1
,WANG Chuangen 1
,WANG Le 2
,LIU Changjiang 1
,LIU Jingxian 1
(1.Science and Technology on Electronic Information Control Laboratory,Chengdu 610036,China;
2.XIᶄAN Standard Information Technology Co.Ltd,XIᶄAN 710077,China)
Abstract :JESD204B protocol is a kind of high -speed series protocol to transmit data between data converter and FPGA.Compared with traditional LVDS interface,JESD204B interface is connected with GTX interface of FPGA and the transmission rate is increased by 10times.It re-duces the quantity of IO resources and the difficulty in signal synchronization by means of the JESD204B.Based on JESD204B,a design of multi -channel high speed data sampling system is proposed.The hardware of this system is based on four chips of ADC12J2700and one Xilinx XC7VX485T FPGA.It also includes PLL and DDR3,supporting the max sampling rate up to 2700Mbps.The system can meet the sampling requirements of most high -speed radar receivers.Key words :JESD204B protocol;FPGA;multi -channel data sampling;ADC12J2700;DDR3
1㊀引言
随着现代电子技术及信号处理技术的高速发展，高精度㊁高集成度已经成为雷达接收机设计的主要趋势㊂传统的数模转换芯片主要采用CMOS 和LVDS 并行传输接口来实现与FPGA /ASIC 等处理器芯片之间的数据传输㊂但随着高宽带及高速采样率的需求日益增加，并行传输总线逐步暴露出信号同步难㊁偏移大㊁抗干扰能力弱㊁布局布
线面积大㊁成本高等问题[1]㊂因此，用于数据转换器的JESD204高速串行接口标准应运而生㊂
小学生文具盒本文基于JESD204B 协议接口，提出了一种多通道高速数据采集系统的设计方法，可实现多通道同步及高精度的数据采集㊂
2㊀JESD204B 协议简介
㊀㊀JESD204B 接口标准最早由JEDEC 国际组织
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刘宁宁，王传根，王㊀乐，刘长江，刘静娴
基于JESD204B协议的多通道高速采集系统设计
投稿邮箱:dzxxdkjs@126
推出，它采用CML电平标准来实现数据转换器和数据处理器(FPGA/ASIC)之间的数据传输[2]㊂该协议支持多路串行通道传输和确定性延时的功能，并且最高传输速度高达12.5Gbit/s㊂
与传统LVDS接口相比,JESD204B直接与FPGA的GTX接口相连，传输速率相对LVDS每对线提升约10倍，降低了IO的资源消耗及为保证正确采样的设计难度㊂同时，高速串行接口采用时钟恢复技术，通过引入SYSREF信号可以实现多路ADC㊁DAC之间的同步，降低了采样窗的设计难度㊂此外，采用JESD204B接口协议的数据转换器引脚数量减少，从而实现更小封装㊁更短布线以及更低的整体系统成本[3]，并且FPGA货架产品支持该协议接口，因此为采用JESD204B 协议接口的ADC及DAC实现大的瞬时带宽提供了可能㊂
表1㊀JESD204B与传统接口比较
接口类型引脚数传输速率功耗封装尺寸CMOS多低大大LVDS多低大大JESD204B少高小小JESD204B协议规范定义了三种设备子类：子类0(Subclass0)不支持确定性延时，用于兼容JESD204A标准；子类1(Subclass1)引入外部参考信号SYSREF来确定延时，并且该参考信号为采样时序提供了一个系统级基准，针对工作在500MS/s及其之上的转换器；子类2(Subclass2)通过同步信号SYNC来确定延时，同时同步信号SYNC作为整个系统的时序基准，针对工作在500MS/s以下的转换器[4]㊂子类1模式是JESD204B协议完成确定性延时功能的重要模式，如TI㊁ADI等主流半导体厂商的JESD204B接口数据转换器产品都具备Subclass1模式㊂
3㊀系统结构框图及指标要求
㊀㊀本文设计了一种4通道基于JESD204B接口的高速采集系统，硬件部分主要由4片高速模数转换芯片ADC12J2700㊁1片Xilinx XC7VX485T FPGA㊁基于LMK04828时钟管理模块㊁DDR3存储电路㊁电源转换网络相关电路㊁FPGA加载电路㊁千兆以太网等接口电路组成，系统结构框图如图1所示
㊂
图1㊀系统结构框图
系统工作时,ADC芯片将外部输入的多路中频信号转换为数字信号后传输至FPGA进行信号检测处理,FPGA再将处理结果传输至下一级目标单元㊂外部接口输入100MHz的参考时钟给LMK04828相关的时钟管理电路,LMK04828最多可输出14对差分时钟[5]，根据应用需求，其输出差分时钟可配置为LVDS或LVPECL接口电平㊂DDR3主要用于数据的缓存㊂
根据技术指标要求，系统的主要设计指标如表2所示㊂
表2㊀设计指标要求
指标名称指标要求
采样率最高2700MSPS
通道数4通道
AD饱和功率3dBm
单音动态范围优于50dBc
有效位(ENOB)不小于8bit
瞬时带宽1000MHz
4㊀系统设计实现
4.1㊀系统时钟产生及实现
系统采用LMK04828作为时钟管理模块的核心电路，其内部采用双锁相环结构㊂LMK04828内部框图如图2所示㊂其中,PLL1为窄带锁相环，其环路滤波器的带宽设计为420Hz，窄带起到滤除鉴相器输出中谐波分量的作用㊂PLL2为宽带锁相环，其环路滤波器的带宽设计为160kHz㊂滤波器还起到抑制VCO相位噪声的作用,PLL2的压控振荡器VCO最终产生频率在
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刘宁宁，王传根，王㊀乐，刘长江，刘静娴基于JESD204B 协议的多通道高速采集系统设计
数字调谐器
2920~3080MHz 范围内的频率[5]
㊂图2㊀LMK04828双锁相环功能框图
根据前面的讨论,JESD204B 协议的Sub-
class1可以实现确定性延迟㊂JESD204B 协议中描述了三种同步方案，这三种方案分别对应了LMK04
828的三种SESREF 输出形式，分别是:Continuous SESREF,JESD204B Pulse on SPI pro-gramming,External SESREF request㊂根据设计经验，本设计选择了External SESREF request，即在收到FPGA 发送过来的同步信号SYNC 后,
LMK04828开始发送周期性的SESREF 信号给ADC 转换器及FPGA㊂
电表铅封根据系统的功能需求，设计了系统时钟树，其
详细设计框图如图3所示
㊂
图3㊀系统时钟树设计框图
4.2㊀支持JESD204B 的ADC 介绍
ADC12J2700是一款单通道12位㊁2.7GSPS
模数转换器(ADC)㊂该器件具有高达3.2GHz 的模拟宽带㊁优异的噪声性能㊁可配置DDC㊁低功耗性能以及占用更少引脚的JESD204B 接口广泛应用于无线设备㊁雷达探测等领域㊂在本系统要求的工作频带内其无杂散动态大于55dBc，有效
位(ENOB)不小于8bit，能够很好地满足系统的指标要求㊂
ADC12J2700支持JESD204B 协议，采用8-
Lane 模式，其各层功能框图如图4所示㊂JESD204B 协议包括传输层㊁链路层㊁物理层㊂传输层的作用是把采样数据打包放入JESD204B 帧(frame)中㊂数据链路层负责JESD204B 协议的处理，包括加扰/解扰㊁Lane 对齐㊁字符替换和对齐监控㊂在链路层中经过8b /10b 编码，加入了
控制字㊁状态字㊂物理层主要负责接口和配置高速串行收发器，在物理层，将数据转换为8路高速串行差分信号输出[6]
㊂
图4㊀JESD 204B 各层功能框图
4.3㊀ADC 主要接口电路设计
ADC 主要接口电路包括ADC 前端调理电
路㊁ADC 采样时钟相关接口电路及ADC 与FPGA
的接口电路㊂系统的主要接口电路设计如图5所示㊂其中ADC 前端调理电路主要的功能是将输入的单端中频信号通过1:2的巴伦转换器转换成差分电路，在电路的PCB 设计中要注意走线的阻抗匹配㊂ADC 采样时钟相关电路主要包括器件时钟信号Device Clock 及ADC 的系统参考信号
SYSREF㊂ADC 与FPGA 的接口包括ADC 的SPI
配置接口及JESD204B 接口㊂其中SPI 配置接口与FPGA 的IO 口相连，主要完成ADC 各项寄存器的配置，如ADC 的满量程输入范围㊁ADC 工作模式㊁SYSREF 信号形式(连续或间歇)㊁DDC 控制㊁JESD204B 控制寄存器等㊂ADC 的JESD204B 接口与FPGA 的GTX 接口相连，采用8-Lane 的设计模式，通过8b /10b 编码，本系统中，单个
Lane 的最高传输速率为4500Mbps㊂
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刘宁宁，王传根，王㊀乐，刘长江，刘静娴基于JESD204B 协议的多通道高速采集系统设计
投稿邮箱:dzxxdkjs@126.
com
图5㊀主要接口电路设计框图
4.4㊀接收通道同步设计
本系统要求4通道IF 接收通道同步㊂多通道同步设计方案如图6所示
㊂
图6㊀多通道同步设计方案
在系统设计时，主要通过以下几个方面来保证多通道同步性：通过设计4路IF 接收通道电路一致性㊁PCB 等长布线可满足中频信号到ADC 的幅度和相位一致性;AD 采样数据输出端的JESD204B 及同步信号等长布线，利用JESE204B 协议保证同步设计；在时钟设计中,ADC 及FPGA 工作所需的Device Clock 及SYSREF 信号，来源于同一片
LMK04828，结合PCB 等长布线，可保证时钟相位一致性及JESD204B 协议的同步时序要求㊂
JESD204B 系统中确定性延时的精度和可靠
性与Device Clock 和SYSREF 的关系有关，这就需要对SYSREF㊁SYNC 信号与Device Clock 之间
的关系进行约束[7]㊂其中SYSREF 信号的产生必
须满足两个条件：相对于Device Clock 有足够的建立以及保持时间，并且需要以适当的频率运行㊂
SYSREF 可以为连续或间歇周期信号，其频率必须等于本地多帧时钟频率或者本地多帧时钟频率的整数分频频率，本地多帧时钟频率(f LMFC )和SYSREF 可由式(1)和式(2)确定，其中,f BITRATE 为JESD204B 传输中串化器/解串器中的位速率,F
为每帧的8位字数,K 为一个多帧数据中帧的个数,n 为任意正整数,N 为LMFC 与SYSREF 的频率倍数关系㊂
f LMFC =f BITRATE
10ˑK ˑF ˑn (1)f SYSREF =
f LMFC
2N
l349,N =0,1,2,
(2)
5㊀FPGA 软件设计
㊀㊀本系统的软件设计主要包括LMK04828配置软件㊁ADC12J2700接口软件与配置软件，数据抽取滤波㊁信号检测等处理软件等㊂在实际应用中要求接收机大动态㊁高带宽，所以设计时需要配置满量程信号输入㊁SPI 软复位㊁JESD204B 关键参数值如JESD204B Lane 的速率等使ADC12J2700
工作在全带宽模式下㊂系统的软件处理流程图如图7所示㊂这里重点阐述数据解码的设计过程
㊂
图7㊀软件处理流程图
ADC 采样数据在硬件上直接使用FPGA 的
GTX 接口与ADC 的数据输出管脚相连,ADC 的(SERDOUT[0]ʃ SERDOUT[7])管脚作为发送
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刘宁宁，王传根，王㊀乐，刘长江，刘静娴基于JESD204B 协议的多通道高速采集系统设计
端,FPGA 的GTX 接口作为接收端实现数据在链路上的传输㊂软件上JESD204B 协议利用Xilinx 公司提供的IP 核实现数据同步传输，其中主要有时钟的配置以及对数据帧的解析㊂设计时配置为8-Lane 模
式，采用GTX 接口内嵌的8b /10b 编解码模块和控制字符检测模块实现数据编码和对控制字符的检查，单链路数据速率为4500Mbps，参
考时钟设置为125MHz,Subclass1工作模式㊂上
电复位后,FPGA 的JESD204B 接口与ADC 同步后分别输出RX_SYNC 信号,4路RX_SYNC 信号相与后得到的SYNC 信号传输给ADC,ADC 接收到SYNC 信号后会在下一个LMFC(与SYSREF 信号同步)到来之后发送ILAS，并开始发送数据㊂FPGA 的JESD204B 接口在下一个LMFC 上升沿
将所有通道的采样数据同时读出，从而实现数据同步传输㊂
6㊀测试结果与分析
㊀㊀多通道ADC 数据采集模块的转换数据首先会通过JESD204B 接口与FPGA 的GTX 接口相连，并在FPGA 内部进行数据处理和检测㊂所以，本文所涉及的多通道数据采集模块的各项指标最终是从FPGA 进行处理和检测计算后得到的㊂图8所示为借助于Xilinx 公司的设计工具
Vivado 获得的其中一路采集数据传输到FPGA 后的部分原始数据㊂可以通过对原始数据分析计算得到ADC 数据采集的各项设计指标
硅片切割㊂
多媒体中央控制器
图8㊀ADC 采集原始数据
把采样后得到的原始数据导入Matlab 软件中进行快速傅里叶变换(FFT)运算得到原始采样数据的频谱，计算出无杂散动态和信噪比，测试结
果如图9所示㊂由频谱数据分析知，在常温工作条件下，信号的性能可满足系统提出的指标要求
㊂
图9㊀输入信号的频谱响应图
7㊀结束语
㊀㊀本文基于JESD204B 协议设计实现了一种4通道高速采集系统㊂该系统以高速ADC 及Xilinx FPGA㊁LMK04828时钟锁相电路为核心电路，并包含了DDR3㊁FPGA 加载电路等外围电路㊂文章对系统设计方案及关键技术的实现方法进行了分析，并对系统的功能进行了测试和验证㊂就测试结果来看，该系统满足设计指标要求，可实现大动态㊁高精度的数据采集㊂通过应用扩展，可实现多板卡间的多通道数据同步采集，可满足大部分数字接收机及高速雷达信号接收领域的采样需求㊂参考文献:
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速雷达数字接收机设计[J].信息通信,2016(6):
42-44.
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[4]㊀JEDEC.
Serial
Interface
for
Data
Converters
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OL].www.ti.
[6]㊀Texas Instruments Inc.ADC12Jxx00Data Sheet[M /
OL].www.ti.
[7]㊀RAFFAELE G,VINCENZO I,SABRINA P,et al.A
JESD204B -Compliant Architecture for Remote and
Deterministic -Latency Operation [J].IEEE Transac-tions on Nuclear Science,2017,64(6):1225-1231.
7
8
豫公网安备41160202000603
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