半导体芯片的测试方法与流程

1.本发明涉及集成电路的制造领域，尤其涉及一种半导体芯片的测试方法。

背景技术：

2.随着微电子技术的发展，半导体芯片的应用范围越来越广泛，从日常生活到专业领域，半导体芯片相关的产品已经深入人们生活中的方方面面。随着技术的发展，对相关产品的可靠性提出了新的要求。为了确保半导体产品的可靠性，在半导体芯片出厂之前需要对半导体芯片及其相关产品进行可靠性测试，例如老化测试、高低温测试等。

技术实现要素：

3.本发明所要解决的技术问题是提供一种复用性强、可扩展性好的半导体芯片的测试方法。
4.本发明为解决上述技术问题而采用的技术方案是一种半导体芯片的测试方法，所述半导体芯片中包括至少一个逻辑单元，每个所述逻辑单元中包括多个逻辑块，每个所述逻辑块包括多个逻辑页，每个所述逻辑页包括多个逻辑列，其特征在于，包括：启动测试程序，所述测试程序包括预设的地址规则，在所述地址规则中，用第一坐标表示所述多个逻辑页的地址，用第二坐标表示所述多个逻辑块的地址，用寄存器表示所述多个逻辑列的地址；读取测试文件，所述测试文件中包括待测试对象的地址；以及所述测试程序根据所述地址规则对所述待测对象进行定位和测试。
5.在本发明的一实施例中，所述第一坐标是横坐标，所述第二坐标是纵坐标。
6.在本发明的一实施例中，所述第一坐标包括第一数量的逻辑页比特位，在所述测试文件中，通过设置每个所述逻辑页比特位获得所述待测试对象所在的逻辑页的地址。
7.在本发明的一实施例中，所述第二坐标包括第二数量的逻辑块比特位，在所述测试文件中，通过设置每个所述逻辑块比特位获得所述待测试对象所在的逻辑块的地址。
8.在本发明的一实施例中，在所述地址规则中，还用所述第二坐标表示所述多个逻辑单元的地址。
9.在本发明的一实施例中，所述第二坐标包括第三数量的逻辑单元比特位，在所述测试文件中，通过设置每个所述逻辑单元比特位获得所述待测试对象所在的逻辑单元的地址。
10.在本发明的一实施例中，所述寄存器包括第四数量的逻辑列比特位，在所述测试文件中，通过设置每个所述逻辑列比特位获得所述待测试对象所在的逻辑列的地址。
11.在本发明的一实施例中，还包括：当所述待测对象的逻辑页的实际数量大于所述第一数量时，在所述测试程序中更新所述地址规则，使所述第一坐标中的逻辑页比特位的数量等于所述实际数量。
12.在本发明的一实施例中，所述半导体芯片是存储器芯片，所述逻辑页对应于所述存储器芯片中的字线，所述逻辑列对应于所述存储器芯片中的位线。
13.在本发明的一实施例中，所述测试程序用于对所述半导体芯片执行可靠性测试的机台。
14.本发明的测试方法通过在测试程序中预设特定的地址规则，采用不同的坐标分别逻辑页的地址和逻辑块的地址，使该测试程序适用于多种不同的半导体产品；该测试程序的扩展性强，降低了不同产品、同类型测试的开发成本和开发周期。
附图说明
15.为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：
16.图1是本发明一实施例的半导体芯片的测试方法的示例性流程图；
17.图2是本发明另一实施例的半导体芯片的测试方法的示例性流程图。
具体实施方式
18.为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。
19.在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。
20.如本技术和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。
21.在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
22.为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
23.在本技术的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
24.此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本技术保护范围的限制。
25.在本文中所使用的术语“三维(3d)存储器件”是指在横向取向的衬底上具有竖直取向的存储单元晶体管串(在文中被称为“存储器串”，例如nand串)从而存储器串相对于衬底在竖直方向上延伸的半导体器件。如在本文中所使用的，术语“竖直/竖直地”表示标称垂直于衬底的横向表面。
26.本技术中使用了流程图用来说明根据本技术的实施例的系统所执行的操作。应当理解的是，前面或下面操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。
27.本发明的半导体芯片的测试方法可用于对半导体芯片进行可靠性测试，本发明对半导体芯片的具体信号、功能、类型、结构不做限制，该半导体芯片中包括至少一个逻辑单元，每个逻辑单元中包括多个逻辑块，每个逻辑块包括多个逻辑页，每个逻辑页包括多个逻辑列。
28.图1是本发明一实施例的半导体芯片的测试方法的示例性流程图。参考图1所示，该实施例的测试方法包括以下步骤：
29.步骤s110：启动测试程序，测试程序包括预设的地址规则，在地址规则中，用第一坐标表示多个逻辑页的地址，用第二坐标表示多个逻辑块的地址，用寄存器表示多个逻辑列的地址；
30.步骤s120：读取测试文件，测试文件中包括待测试对象的地址；以及
31.步骤s130：测试程序根据地址规则对待测对象进行定位和测试。
32.下面对上述步骤s110-s130进行详细说明。
33.在步骤s110中，通常在特定的机台上对半导体芯片进行测试。针对不同的测试内容可以采用不同的测试机台。测试程序可以被装载至测试机台中。
34.步骤s110中的测试程序包括预设的地址规则。
35.在一些实施例中，第一坐标是横坐标，第二坐标是纵坐标。用x表示横坐标，y表示纵坐标，在测试程序中可以对逻辑页、逻辑块和逻辑列的地址进行设置。
36.在另一些实施例中，第一坐标是纵坐标，第二坐标是横坐标。
37.该地址规则中的寄存器可以是测试机台提供的一类寄存器，可以由用户进行编辑和使用。本发明对该寄存器的数量不做限制。
38.下面给出两种分别针对半导体芯片a和b的地址设置方式，其所对应的地址规则不同于步骤s110中的地址规则。
39.半导体芯片a的地址设置方式：
40.bbm_page＝_addr(x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10)；
41.bbm_block＝_addr(x11,x12,x13,x14,x15,x16,x17,x18,x19,x20,x21)；
42.bbm_lun＝_addr(x23).
43.半导体芯片b的地址设置方式：
44.bbm_page＝_addr(x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11)；
45.bbm_block＝_addr(x12,x13,x14,x15,x16,x17,x18,x19,x20,x21,x22)；
46.bbm_lun＝_addr(x23).
47.其中，bbm_page表示逻辑页，bbm_block表示逻辑块，bbm_lun表示逻辑单元。
48.在半导体芯片a的地址设置中，用11位x坐标(x0:x10)表示其逻辑页的地址，半导
体芯片a可以具有2
11
＝2048个逻辑页；用11位x坐标(x11:x21)表示其逻辑块的地址，半导体芯片a可以具有2
11
＝2048个逻辑块；用1位x坐标(x23)表示其逻辑单元的地址，半导体芯片a可以具有21＝2个逻辑单元。
49.与半导体芯片a相似地，在半导体芯片b的地址设置中，用12位x坐标(x0:x11)表示其逻辑页的地址，半导体芯片b可以具有2
12
＝4096个逻辑页；用11位x坐标(x12:x22)表示其逻辑块的地址，半导体芯片b可以具有2
11
＝2048个逻辑块；用1位x坐标(x23)表示其逻辑单元的地址，半导体芯片b可以具有21＝2个逻辑单元。
50.上述半导体芯片a和b的地址规则中，仅使用x坐标来设置逻辑页、逻辑块和逻辑单元的地址，另外，还使用y坐标表示逻辑列的地址。这样，在进行测试时，可以通过读取测试文件中的x坐标和y坐标，就可以知道待测试对象的地址。例如：待测试对象位于半导体芯片a的第2个逻辑单元(lun 2)，第5个逻辑块(block5)，第5个逻辑页(page5)，第1个逻辑列(column1)中。则根据上面半导体芯片a的地址设置方式，在测试文件中为x坐标和y坐标赋值如下：
51.x0＝1,x1＝0,x2＝1,x3＝0；
52.x11＝1,x12＝0,x13＝1,x14＝0；
53.x23＝0.
54.y＝0.
55.测试程序根据半导体芯片a的地址规则读取该测试文件，就可以定位到该待测试对象，并执行测试过程。
56.然而，上述的地址规则存在如下问题：
57.(1)采用x坐标表示逻辑页、逻辑块和逻辑单元的地址，对于不同的半导体芯片，当其中某些地址的位数发生变化时，相关的地址都需要调整。例如，假如测试程序中的地址规则为半导体芯片a的地址规则，当要对半导体芯片b进行测试时，逻辑页的位数从11位变为12位，则逻辑页中的全部位数都要变更。这样造成测试程序的改动大，并且还容易出错，可能导致整个测试失败。
58.(2)由于上述问题(1)，对于不同的产品需要设计不同的测试程序，增加了测试程序的开发难度。
59.本发明在步骤s110中，通过对地址规则的设置，采用不同的坐标来表示逻辑页和逻辑块，可以解决上述问题。
60.在一些实施例中，第一坐标包括第一数量的逻辑页比特位，在测试文件中，通过设置每个逻辑页比特位获得待测试对象所在的逻辑页的地址。
61.在一些实施例中，第二坐标包括第二数量的逻辑块比特位，在测试文件中，通过设置每个逻辑块比特位获得待测试对象所在的逻辑块的地址。
62.在一些实施例中，在地址规则中，还用第二坐标表示多个逻辑单元的地址。
63.在一些实施例中，第二坐标包括第三数量的逻辑单元比特位，在测试文件中，通过设置每个逻辑单元比特位获得待测试对象所在的逻辑单元的地址。
64.在一些实施例中，寄存器包括第四数量的逻辑列比特位，在测试文件中，通过设置每个逻辑列比特位获得待测试对象所在的逻辑列的地址。
65.本发明对上述的第一数量、第二数量、第三数量、第四数量的具体数量都不做限
制。
66.以第一坐标是横坐标，第二坐标是纵坐标为例，对上述的实施例进行说明。根据上述的实施例，在步骤s110中的地址规则如下：
67.bbm_page＝_addr(x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11)；
68.bbm_block＝_addr(y0,y1,y2,y3,y4,y5,y6,y7,y8,y9,y10,y11,y12)；
69.bbm_lun＝_addr(y13,y14,y15).
70.其中，用12位x坐标(x0:x11)表示其逻辑页的地址，则待测试半导体芯片可以具有2
12
＝4096个逻辑页；用13位y坐标(y0:y12)表示其逻辑块的地址，待测试半导体芯片可以具有2
13
＝8192个逻辑块；用3位y坐标(y13：y15)表示其逻辑单元的地址，待测试半导体芯片可以具有23＝8个逻辑单元。
71.在上述的实施例中，第一数量为12，第一坐标包括12位的逻辑页比特位；第二数量为13，第二坐标包括13位的逻辑块比特位；第三数量为3，第二坐标还包括3位的逻辑单元比特位。
72.在本发明的实施例中，采用相同的坐标设置逻辑块和逻辑单元的地址，逻辑单元的地址接在逻辑块的地址之后。
73.上述的地址规则仅为示例，不用于限制本发明步骤s110中的地址规则中第一坐标和第二坐标的位数。本发明对寄存器的位数不做限制。
74.参考图1所示，在步骤s120中，读取测试文件，该测试文件中包括待测对象的地址。
75.本发明对如何读取测试文件不做限制。可以采用步骤s110中的测试程序来读取测试文件。测试文件是由测试人员根据测试目的所编写，其中除包括待测对象的地址之外，还可以包括测试内容等，本发明对此不做限制。
76.在一些实施例中，测试文件是后缀名为csv的文件。
77.参考图1所示，在步骤s130中，测试程序根据地址规则对待测对象进行定位和测试。
78.在步骤s130中，测试程序根据待测对象的地址以及地址规则，可以采用第一坐标表示待测对象的逻辑页的地址，采用第二坐标表示待测对象的逻辑块的地址，或者采用第二坐标表示待测对象的逻辑块和逻辑单元的地址，采用寄存器表示待测对象的逻辑列的地址，这样就可以使测试机台定位到该待测对象，并对该待测对象执行测试过程。
79.根据本发明的测试方法，增强了测试程序的可复用性。针对不同的产品，如前文所述的半导体芯片a和b，只需要做少量的调整，代码开发简单，执行效率高。例如，继续上述的实施例，当所要测试的半导体芯片的逻辑页比特位的第一数量发生变化时，仅需要修改地址规则中和逻辑页地址相关的部分，而无需修改其他部分。
80.在一些实施例中，本发明的测试方法还包括：当待测对象的逻辑页的实际数量大于第一数量时，在测试程序中更新地址规则，使第一坐标中的逻辑页比特位的数量等于实际数量。以上述的示例为例，假设待测对象的逻辑页的实际数量是2
13
＝8192，则仅需修改bbm_page为：
81.bbm_page＝_addr(x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12).
82.无需修改其他的bbm_block和bbm_lun。
83.在一些实施例中，本发明的测试方法所涉及的半导体芯片是存储器芯片，逻辑页
对应于存储器芯片中的字线，逻辑列对应于存储器芯片中的位线。
84.本发明对存储器芯片的类型不做限制。
85.在一些实施例中，该存储器芯片是3d nand。
86.在一些实施例中，本发明中的测试程序用于对半导体芯片执行可靠性测试的机台。可靠性测试内容可以包括老化测试、环境可靠性测试、功能可靠性测试、存储单元特性测试等。具体地，例如单页读干扰(sprd,singe page read disturb)、块读干扰(blrd,block read disturb)、低温数据保留(ltdr,low temperature data reterntion)、低温运行寿命(ltol,low temperature operation life)。
87.图2是本发明另一实施例的半导体芯片的测试方法的示例性流程图。图2示出了根据本发明的测试方法执行测试过程的一种具体示例。参考图2所示，该测试方法包括以下步骤：
88.步骤s210：启动测试程序。
89.该测试程序是如步骤s110中的测试程序，包括预设的地址规则。在启动测试程序之前，以及将该测试程度加载在测试机台中。
90.步骤s220：判断是否有sprd.csv文件，若是，则执行步骤s230，若否则执行步骤s240。
91.sprd.csv文件是由测试人员编写的测试文件，其文件名表示该测试文件用于进行单页读干扰测试。该测试文件中可以包括待测对象的地址，例如待测存储单元所处的逻辑单元、逻辑块、逻辑页、逻辑列等地址。还可以包括多个待测存储单元的测试顺序，用于进行读干扰的施加电压等。
92.步骤s230：执行sprd测试。
93.在该步骤中，根据sprd.csv文件的内容来执行sprd测试。
94.步骤s240：判断是否有blrd.csv文件，若是，则执行步骤s250，若否则执行步骤s260。
95.与步骤s220相似地，blrd.csv文件是由测试人员编写的测试文件，其文件名表示该测试文件用于进行块读干扰测试。该测试文件中可以包括待测对象的地址，例如待测存储单元所处的逻辑单元、逻辑块、逻辑页、逻辑列等地址。还可以包括多个待测存储单元的测试顺序，用于进行块读干扰的施加电压等。
96.步骤s250：执行其他操作。可以是结束。
97.在步骤s230和步骤s250的测试执行结束之后，可以结束程序，也可以继续读取测试文件，进行下一步的测试。
98.根据本发明的测试方法，针对不同的半导体产品，可以通过所设置的地址规则对引脚格式(pin format)进行统一编码，统一引脚对应关系，使一个测试程序可以应用于多种不同的半导体产品。并且，该测试程序的扩展性强，降低了不同产品、同类型测试的开发成本和开发周期。
99.虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本技术的权利要求书的范围内。

技术特征：

1.一种半导体芯片的测试方法，所述半导体芯片中包括至少一个逻辑单元，每个所述逻辑单元中包括多个逻辑块，每个所述逻辑块包括多个逻辑页，每个所述逻辑页包括多个逻辑列，其特征在于，包括：启动测试程序，所述测试程序包括预设的地址规则，在所述地址规则中，用第一坐标表示所述多个逻辑页的地址，用第二坐标表示所述多个逻辑块的地址，用寄存器表示所述多个逻辑列的地址；读取测试文件，所述测试文件中包括待测试对象的地址；以及所述测试程序根据所述地址规则对所述待测对象进行定位和测试。2.如权利要求1所述的测试方法，其特征在于，所述第一坐标是横坐标，所述第二坐标是纵坐标。3.如权利要求1所述的测试方法，其特征在于，所述第一坐标包括第一数量的逻辑页比特位，在所述测试文件中，通过设置每个所述逻辑页比特位获得所述待测试对象所在的逻辑页的地址。4.如权利要求1所述的测试方法，其特征在于，所述第二坐标包括第二数量的逻辑块比特位，在所述测试文件中，通过设置每个所述逻辑块比特位获得所述待测试对象所在的逻辑块的地址。5.如权利要求1所述的测试方法，其特征在于，在所述地址规则中，还用所述第二坐标表示所述多个逻辑单元的地址。6.如权利要求5所述的测试方法，其特征在于，所述第二坐标包括第三数量的逻辑单元比特位，在所述测试文件中，通过设置每个所述逻辑单元比特位获得所述待测试对象所在的逻辑单元的地址。7.如权利要求1所述的测试方法，其特征在于，所述寄存器包括第四数量的逻辑列比特位，在所述测试文件中，通过设置每个所述逻辑列比特位获得所述待测试对象所在的逻辑列的地址。8.如权利要求3所述的测试方法，其特征在于，还包括：当所述待测对象的逻辑页的实际数量大于所述第一数量时，在所述测试程序中更新所述地址规则，使所述第一坐标中的逻辑页比特位的数量等于所述实际数量。9.如权利要求1所述的测试方法，其特征在于，所述半导体芯片是存储器芯片，所述逻辑页对应于所述存储器芯片中的字线，所述逻辑列对应于所述存储器芯片中的位线。10.如权利要求1所述的测试方法，其特征在于，所述测试程序用于对所述半导体芯片执行可靠性测试的机台。

技术总结

本发明涉及一种半导体芯片的测试方法，所述半导体芯片中包括至少一个逻辑单元，每个所述逻辑单元中包括多个逻辑块，每个所述逻辑块包括多个逻辑页，每个所述逻辑页包括多个逻辑列，其特征在于，包括：启动测试程序，所述测试程序包括预设的地址规则，在所述地址规则中，用第一坐标表示所述多个逻辑页的地址，用第二坐标表示所述多个逻辑块的地址，用寄存器表示所述多个逻辑列的地址；读取测试文件，所述测试文件中包括待测试对象的地址；以及所述测试程序根据所述地址规则对所述待测对象进行定位和测试。本发明的测试方法降低了不同产品、同类型测试的开发成本和开发周期。同类型测试的开发成本和开发周期。同类型测试的开发成本和开发周期。