像素电路和显示装置的制作方法

1.实施例涉及一种像素电路和一种包括像素电路的显示装置。

背景技术：

2.显示装置是显示用于将视觉信息提供给用户的图像的装置。包括在显示装置中的发光二极管可能随时间劣化。当发光二极管劣化时，发光二极管的寿命可能减少。因此，显示装置的显示质量可能劣化。

技术实现要素：

3.实施例提供了一种具有改善的发光二极管的寿命的像素电路。
4.其他实施例提供了一种包括像素电路的显示装置。
5.根据实施例的像素电路，包括：第一晶体管，包括第一栅极端子、电连接到第一节点的第一源极端子、电连接到发光二极管的第一漏极端子以及背栅极端子，其中，随时间减小的第一电压被施加到所述背栅极端子；以及第二晶体管，包括接收栅极信号的第二栅极端子、接收数据电压的第二源极端子以及电连接到所述第一节点的第二漏极端子。
6.在实施例中，所述第一晶体管的驱动范围可以随时间增加。
7.在实施例中，所述背栅极端子可以电连接到全局晶体管，并且所述全局晶体管可以包括接收具有负极性的第二电压的全局栅极端子、接收具有正极性的第三电压的全局源极端子以及电连接到所述背栅极端子的全局漏极端子。
8.在实施例中，所述全局漏极端子可以将所述第一电压提供到所述背栅极端子。
9.在实施例中，所述像素电路还可以包括：发光控制晶体管，包括接收发光驱动信号的发光控制栅极端子、接收高电源电压的发光控制源极端子以及电连接到所述第一节点的发光控制漏极端子，并且，所述第三电压可以是所述高电源电压。
10.在实施例中，所述发光二极管的端子可以接收低电源电压，并且所述第二电压可以是所述低电源电压。
11.在实施例中，所述像素电路还可以包括：初始化晶体管，包括接收初始化栅极信号的初始化栅极端子、电连接到所述第一晶体管的所述第一栅极端子的初始化源极端子以及接收晶体管初始化电压的初始化漏极端子，并且所述第二电压可以是所述晶体管初始化电压。
12.在实施例中，所述像素电路还可以包括：阳极初始化晶体管，包括接收旁路栅极信号的阳极初始化栅极端子、电连接到所述发光二极管的阳极初始化源极端子以及接收阳极初始化电压的阳极初始化漏极端子，并且所述第二电压可以是所述阳极初始化电压。
13.根据实施例的显示装置包括：多个像素电路，布置在多个行和多个列中；栅极驱动电路，所述栅极驱动电路将栅极信号施加到所述多个像素电路；数据驱动电路，所述数据驱动电路将数据电压施加到所述多个像素电路；以及控制电路，所述控制电路控制所述栅极驱动电路和所述数据驱动电路。所述多个像素电路中的每一个包括：第一晶体管，包括第一
栅极端子、电连接到第一节点的第一源极端子、电连接到发光二极管的第一漏极端子以及接收随时间减小的第一电压的背栅极端子；以及第二晶体管，包括接收栅极信号的第二栅极端子、施加数据电压的第二源极端子以及电连接到所述第一节点的第二漏极端子。
14.在实施例中，所述第一晶体管的驱动范围可以随时间增加。
15.在实施例中，所述显示装置还可以包括多个全局晶体管。所述多个全局晶体管中的每一个可以包括接收具有负极性的第二电压的全局栅极端子、接收具有正极性的第三电压的全局源极端子以及电连接到所述背栅极端子的全局漏极端子，并且所述多个全局晶体管中的所述每一个可以电连接到与所述多个列之中的至少一列相对应的所述多个像素电路。
16.在实施例中，所述全局漏极端子可以将所述第一电压提供到所述背栅极端子。
17.根据实施例的显示装置，包括：基底；驱动晶体管，包括设置在所述基底上并且包括沟道区的有源图案、设置在所述有源图案上并且在平面图中与所述沟道区重叠的栅极电极以及设置在所述有源图案下面并且在所述平面图中与所述有源图案重叠的背栅极图案；以及全局晶体管，所述全局晶体管将随时间减小的第一电压提供到所述背栅极图案。
18.在实施例中，所述全局晶体管可以包括：全局有源图案，包括电连接到提供具有正极性的第三电压的电压供应线的全局源极区、电连接到所述背栅极图案的全局漏极区以及设置在所述全局源极区与所述全局漏极区之间的全局沟道区；以及全局栅极电极，设置在所述全局有源图案上，并且所述全局栅极电极在所述平面图中与所述全局沟道区重叠并接收具有负极性的第二电压。
19.在实施例中，所述电压供应线可以是高电源电压线。
20.在实施例中，所述显示装置还可以包括：发光二极管，电连接到所述驱动晶体管，并且所述发光二极管接收低电源电压，并且所述第二电压可以是所述低电源电压。
21.在实施例中，所述显示装置还可以包括：初始化晶体管，包括接收初始化栅极信号的初始化栅极端子、电连接到所述驱动晶体管的所述栅极电极的初始化源极端子以及接收晶体管初始化电压的初始化漏极端子，并且所述第二电压可以是所述晶体管初始化电压。
22.在实施例中，所述显示装置还可以包括：发光二极管，电连接到所述驱动晶体管；以及阳极初始化晶体管，包括接收旁路栅极信号的阳极初始化栅极端子、电连接到所述发光二极管的阳极初始化源极端子和接收阳极初始化电压的阳极初始化漏极端子，并且所述第二电压可以是所述阳极初始化电压。
23.在根据本发明的实施例的显示装置中，随时间减小的第一电压可以被施加到包括在显示装置中的第一晶体管的背栅极端子。因此，可以增加第一晶体管的驱动范围(dr-range)。当驱动范围增加时，可以改善发光二极管的寿命。此外，相应地，可以增加显示装置的分辨率，并且可以有效地改善显示装置的显示质量。
附图说明
24.图1是示出根据实施例的显示装置的框图。
25.图2是示出包括在图1的显示装置中的像素和全局晶体管的示例的电路图。
26.图3至图10是用于说明包括在图1的显示装置中的像素电路的布局图。
27.图11是示出包括在图1的显示装置中的像素电路和全局晶体管的截面图。
28.图12是用于说明图11的全局晶体管的平面图。
29.图13是用于说明第一晶体管的驱动范围根据施加到第一晶体管的背栅极端子的第一电压的变化的曲线图。
30.图14是用于说明第一晶体管的驱动范围根据施加到第一晶体管的背栅极端子的第一电压的变化的曲线图。
31.图15是示出包括在图1的显示装置中的像素和全局晶体管的另一示例的电路图。
32.图16是示出包括在图1的显示装置中的像素和全局晶体管的又一示例的电路图。
33.图17是示出包括在图1的显示装置中的像素和全局晶体管的再一示例的电路图。
34.图18是示出根据另一实施例的显示装置的框图。
具体实施方式
35.将理解的是，当元件被称为“在”另一元件“上”时，所述元件可以直接在所述另一元件上，或者在所述元件与所述另一元件之间可以存在居间元件。相反，当元件被称为“直接在”另一元件“上”时，在所述元件与所述另一元件之间不存在居间元件。
36.将理解的是，虽然在本文中可以使用术语“第一”、“第二”、“第三”等来描述各种元件、组件、区、层和/或部分，但是这些元件、组件、区、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、组件、区、层和/或部分与另一元件、组件、区、层和/或部分区分开。因此，在不脱离本文中的教导的情况下，下面讨论的“第一元件”、“第一组件”、“第一区”、“第一层”或“第一部分”可以被命名为“第二元件”、“第二组件”、“第二区”、“第二层”或“第二部分”。
37.在本文中使用的术语仅是出于描述具体实施例的目的，并非旨在进行限制。如本文中所使用的，除非上下文另外明确指出，否则单数形式“一个”、“一种”和“所述(该)”也旨在包括复数形式(包括“至少一个(种)”)。“至少一个(种)”不应被解释为局限于“一个”或“一种”。“或”表示“和/或”。如本文中所使用的，术语“和/或”包括一个或多个相关所列项的任意组合和所有组合。还将理解的是，当在本说明书中使用时，术语“包括”和/或“包含”或者“含有”和/或“具有”说明存在所陈述的特征、区、整体、步骤、操作、元件和/或组件，但是不排除存在或附加一个或多个其它特征、区、整体、步骤、操作、元件、组件和/或它们的组。
38.此外，在本文中可以使用诸如“下”或“底部”以及“上”或“顶部”的相对术语来描述如附图中所示的一个元件与另一元件的关系。将理解的是，除了附图中所描绘的方位之外，相对术语还旨在涵盖装置的不同方位。例如，如果装置在一幅附图中被翻转，则被描述为在其他元件“下”侧的元件随后将被定向为在其他元件“上”侧。因此，根据附图的具体方位，示例性术语“下”可以涵盖“下”和“上”两种方位。类似地，如果装置在一幅附图中被翻转，则被描述为“在”其他元件“下方”或“之下”的元件随后将被定向为“在”其他元件“上方”。因此，示例性术语“在
……
下方”或“在
……
之下”可以涵盖上方和下方两种方位。
39.在下文中，将参照附图更详细地描述根据实施例的显示装置。在附图中，相同的附图标记用于相同的组件，并且将省略对相同的组件的重复描述。
40.图1是示出根据实施例的显示装置的框图。
41.参照图1，显示装置10可以包括像素单元100、数据驱动电路200、栅极驱动电路300、发光驱动电路400和控制器(或控制电路)500。
42.像素单元100可以包括多个像素px和全局晶体管(global transistor)tg。像素px中的每一个可以发射具有预设的颜的光。像素单元100可以具有rgbg像素结构(红像素、绿像素、蓝像素和绿像素的排列)(例如，布局)，并且像素px中的每一个可以发射红光、绿光或蓝光。像素px中的每一个可以包括像素电路(例如，图2的像素电路pxc)和发光二极管(例如，图2的发光二极管ld)。可以通过像素电路驱动像素px中的每一个。像素px可以电连接到全局晶体管tg。
43.数据驱动电路200可以被实现为一个或多个集成电路(“ic”)。在另一实施例中，数据驱动电路200可以安装在像素单元100上或集成在像素单元100的外围部分中。
44.数据驱动电路200可以基于输出图像数据odat和数据控制信号dctrl产生数据电压data。例如，数据驱动电路200可以响应于数据控制信号dctrl产生与输出图像数据odat相对应的数据电压data并输出数据电压data。数据驱动电路200可以通过数据线dl输出数据电压data。例如，数据驱动电路200可以通过数据线dl将数据电压data输出到像素px。
45.输出图像数据odat可以是用于在像素单元100中显示的图像的rgb数据，并且数据控制信号dctrl可以包括输出数据使能信号、水平开始信号和负载信号。
46.栅极驱动电路300可以基于栅极控制信号gctrl产生栅极信号gs。栅极信号gs可以是时钟信号。栅极信号gs可以包括使晶体管导通的导通电压和使晶体管截止的截止电压。栅极驱动电路300可以通过栅极线gl顺序地输出栅极信号gs。例如，栅极驱动电路300可以通过栅极线gl将栅极信号gs输出到像素px。栅极控制信号gctrl可以包括垂直开始信号、时钟信号等。在实施例中，栅极驱动电路300可以安装在像素单元100上或集成在像素单元100的外围部分中。在另一实施例中，栅极驱动电路300可以被实施为一个或多个集成电路。
47.发光驱动电路400可以基于发光控制信号ectrl产生发光驱动信号em。发光驱动信号em可以是时钟信号并且可以包括导通电压和截止电压。发光驱动电路400可以顺序地输出发光驱动信号em。发光控制信号ectrl可以包括垂直开始信号、时钟信号等。在实施例中，发光驱动电路400可以安装在像素单元100上或集成在像素单元100的外围部分中。在另一实施例中，发光驱动电路400可以被实现为一个或多个集成电路。
48.控制器500(例如，时序控制器(“t-con”))可以从外部主机处理器(例如，gpu)接收输入图像数据idat和控制信号ctrl。例如，输入图像数据idat可以是包括红图像数据、绿图像数据和蓝图像数据的rgb数据。控制器500可以基于输入图像数据idat和控制信号ctrl产生栅极控制信号gctrl、数据控制信号dctrl和输出图像数据odat。
49.高电源电压elvdd可以被施加到像素单元100。高电源电压elvdd可以通过高电源电压线被施加到像素单元100。低电源电压elvss可以被施加到像素单元100。低电源电压elvss可以通过公共电极被施加到像素单元100。晶体管初始化电压vint和阳极初始化电压aint可以被施加到像素单元100。高电源电压elvdd的值大于低电源电压elvss的值。
50.图2是示出包括在图1的显示装置中的像素和全局晶体管的示例的电路图。
51.参照图1和图2，可以通过像素电路pxc驱动像素px。像素px可以包括像素电路pxc和发光二极管ld。像素电路pxc可以包括多个晶体管和至少一个电容器。像素电路pxc可以电连接到全局晶体管tg。
52.在实施例中，像素电路pxc可以包括第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7和存储电容器cst。
53.第一晶体管t1可以包括第一栅极端子、第一源极端子、第一漏极端子和背栅极端子bml。第一晶体管t1的第一源极端子可以电连接到第一节点n1。第一晶体管t1的第一源极端子可以经由第二晶体管t2接收数据电压data。第一晶体管t1的第一漏极端子可以通过第六晶体管t6电连接到发光二极管ld。第一晶体管t1可以产生驱动电流。例如，第一晶体管t1可以被称为驱动晶体管。
54.第一晶体管t1的背栅极端子bml可以电连接到全局晶体管tg。背栅极端子bml可以从全局晶体管tg接收第一电压v1。
55.第二晶体管t2可以包括第二栅极端子、第二源极端子和第二漏极端子。第二晶体管t2的第二栅极端子可以通过栅极线gl接收第一栅极信号gw。例如，第一栅极信号gw可以被称为写入栅极信号gw。第二晶体管t2的第二源极端子可以通过数据线dl接收数据电压data。当第二晶体管t2导通时，第二晶体管t2的第二漏极端子可以将数据电压data提供到第一节点n1。
56.第二晶体管t2可以响应于第一栅极信号gw而导通或截止。例如，当第二晶体管t2是pmos晶体管时，第二晶体管t2可以在第一栅极信号gw具有正电压电平时截止，并且在第一栅极信号gw具有负电压电平时导通。例如，第二晶体管t2可以被称为开关晶体管。
57.第三晶体管t3可以包括第三栅极端子、第三背栅极端子、第三源极端子和第三漏极端子。第三晶体管t3的第三栅极端子和第三背栅极端子可以接收第二栅极信号gc。例如，第二栅极信号gc可以被称为补偿控制信号gc。由于第三晶体管t3具有双栅极结构，因此可以有效地改善第三晶体管t3的可靠性。
58.第三晶体管t3可以响应于第二栅极信号gc而导通或截止。例如，当第三晶体管t3是nmos晶体管时，第三晶体管t3可以在第二栅极信号gc具有正电压电平时导通，并且在第二栅极信号gc具有负电压电平时截止。在第三晶体管t3响应于第二栅极信号gc而导通时，第三晶体管t3可以使第一晶体管t1以二极管式连接。因此，第三晶体管t3可以补偿第一晶体管t1的阈值电压。例如，第三晶体管t3可以被称为补偿晶体管。
59.第四晶体管t4可以包括第四栅极端子、第四背栅极端子、第四源极端子和第四漏极端子。第四晶体管t4的第四栅极端子和第四背栅极端子可以接收第三栅极信号gi。例如，第三栅极信号gi可以被称为初始化栅极信号gi。由于第四晶体管t4具有双栅极结构，因此可以有效地改善第四晶体管t4的可靠性。第四晶体管t4的第四源极端子可以连接到第一晶体管t1的第一栅极端子。第四晶体管t4的第四漏极端子可以连接到用于供应晶体管初始化电压vint的线。第四晶体管t4可以连接第一晶体管t1的第一栅极端子和用于供应晶体管初始化电压vint的线。
60.第四晶体管t4可以响应于第三栅极信号gi而导通或截止。例如，当第四晶体管t4为nmos晶体管时，第四晶体管t4可以在第三栅极信号gi具有正电压电平时导通，并且在第三栅极信号gi具有负电压电平时截止。
61.在第四晶体管t4响应于第三栅极信号gi而导通时，第一晶体管t1的第一栅极端子可以电连接到用于供应晶体管初始化电压vint的线。因此，第四晶体管t4可以响应于第三栅极信号gi而将晶体管初始化电压vint传输到第一晶体管t1的第一栅极端子。例如，第四晶体管t4可以被称为初始化晶体管，并且第四晶体管t4的第四栅极端子、第四源极端子和第四漏极端子可以分别被称为初始化栅极端子、初始化源极端子和初始化漏极端子。
62.第五晶体管t5可以包括第五栅极端子、第五源极端子和第五漏极端子。第五晶体管t5的第五栅极端子可以接收发光驱动信号em。第五晶体管t5的第五源极端子可以接收高电源电压elvdd。第五晶体管t5的第五漏极端子可以连接到第一节点n1。当第五晶体管t5响应于发光驱动信号em而导通时，第五晶体管t5可以将高电源电压elvdd提供到第一晶体管t1。
63.第六晶体管t6可以包括第六栅极端子、第六源极端子和第六漏极端子。第六晶体管t6的第六栅极端子可以接收发光驱动信号em。第六晶体管t6的第六源极端子可以连接到第一晶体管t1。第六晶体管t6的第六漏极端子可以连接到发光二极管ld。当第六晶体管t6响应于发光驱动信号em而导通时，第六晶体管t6可以将驱动电流提供到发光二极管ld。例如，第五晶体管t5和第六晶体管t6中的每一者可以被称为发光控制晶体管，并且第五晶体管t5的第五栅极端子、第五源极端子和第五漏极端子可以分别被称为发光控制栅极端子、发光控制源极端子和发光控制漏极端子。
64.第七晶体管t7可以包括第七栅极端子、第七源极端子和第七漏极端子。第七晶体管t7的第七栅极端子可以接收第四栅极信号gb。例如，第四栅极信号gb可以被称为旁路栅极信号gb。第七晶体管t7的第七源极端子可以连接到发光二极管ld。第七晶体管t7的第七漏极端子可以接收阳极初始化电压aint。当第七晶体管t7响应于第四栅极信号gb而导通时，第七晶体管t7可以将阳极初始化电压aint提供到发光二极管ld。因此，第七晶体管t7可以通过供应阳极初始化电压aint来使发光二极管ld的第一端子初始化。例如，第七晶体管t7可以被称为阳极初始化晶体管，并且第七晶体管t7的第七栅极端子、第七源极端子和第七漏极端子可以分别被称为阳极初始化栅极端子、阳极初始化源极端子和阳极初始化漏极端子。
65.存储电容器cst可以包括第一端子和第二端子。存储电容器cst的第一端子可以连接到第一晶体管t1，并且存储电容器cst的第二端子可以接收高电源电压elvdd。存储电容器cst可以在第一栅极信号gw的禁用(inactivation)时段期间维持第一晶体管t1的第一栅极端子的电压电平。
66.发光二极管ld可以包括第一端子(例如，阳极端子)和第二端子(例如，阴极端子)。发光二极管ld的第一端子可以连接到第六晶体管t6以接收驱动电流，并且第二端子可以接收低电源电压elvss。发光二极管ld可以产生具有与驱动电流相对应的亮度的光。
67.全局晶体管tg可以包括全局栅极端子、全局源极端子和全局漏极端子。全局晶体管tg的全局栅极端子可以接收具有负极性的第二电压v2。全局晶体管tg的全局源极端子可以接收具有正极性的第三电压v3。全局晶体管tg可以电连接到第一晶体管t1的背栅极端子bml。全局晶体管tg的全局漏极端子可以将第一电压v1提供到背栅极端子bml。
68.由于具有正极性的第三电压v3被提供到全局晶体管tg的全局源极端子，并且具有负极性的第二电压v2被提供到全局晶体管tg的全局栅极端子，因此可以改变全局晶体管tg的阈值电压。具体地，全局晶体管tg的阈值电压可以随时间减小。
69.由于全局晶体管tg的阈值电压随时间减小，提供到全局晶体管tg的全局漏极端子的第一电压v1可以随时间变化。具体地，第一电压v1可以随时间减小。例如，第一电压v1的极性可以从正减小到负。
70.图3至图10是用于说明包括在图1的显示装置中的像素电路的布局图。图11是示出
包括在图1的显示装置中的像素电路和全局晶体管的截面图。
71.参照图2、图3和图11，显示装置10可以包括彼此相邻的第一像素电路pxc1和第二像素电路pxc2。例如，第二像素电路pxc2可以相对于第一像素电路pxc1定位在第三方向dr3上。第二像素电路pxc2可以具有基于假想对称线与第一像素电路pxc1的结构对称的结构。假想对称线可以在垂直于第三方向dr3的第四方向dr4上延伸。
72.基底sub可以具有至少一个聚合物膜pi和至少一个阻挡层brr交替地堆叠的结构。例如，聚合物膜pi可以使用诸如聚酰亚胺的有机材料形成或者包括诸如聚酰亚胺的有机材料，并且阻挡层brr可以使用无机材料形成或者包括无机材料。
73.在实施例中，聚合物膜pi可以包括聚合物。构成聚合物膜pi的聚合物的示例可以包括聚对苯二甲酸乙二醇酯、聚萘二甲酸乙二醇酯、聚醚酮、聚碳酸酯、聚芳酯、聚醚砜、聚酰亚胺、聚苯并恶唑、聚苯并二恶唑、聚苯并咪唑或聚苯并噻唑。这些聚合物可以单独或混合使用。
74.阻挡层brr可以设置在聚合物膜pi上。阻挡层brr可以防止金属原子或杂质从聚合物膜pi扩散到第一有源图案ap1。形成阻挡层brr的材料的示例可以包括氧化硅、氮化硅、氮氧化硅、氧化铝、氧化钽、氧化铪、氧化锆或氧化钛。这些材料可以单独或混合使用。
75.背栅极图案bp可以设置在包括在基底sub中的阻挡层brr上。背栅极图案bp可以与参照图2描述的背栅极端子bml相对应。
76.在实施例中，背栅极图案bp可以完整地设置在像素单元(例如，图1的像素单元100)中。背栅极图案bp可以具有多个单元图案up重复地布置的形状。背栅极图案bp可以包括多个重叠图案op和多个桥br。
77.在实施例中，重叠图案op可以具有岛形状。此外，重叠图案op可以包括第一重叠图案op1和第二重叠图案op2。第二重叠图案op2可以在第三方向dr3上与第一重叠图案op1对称。第一重叠图案op1和第二重叠图案op2可以沿第三方向dr3交替地布置。此外，第一重叠图案op1可以在第四方向dr4上并排布置，并且第二重叠图案op2可以在第四方向dr4上并排布置。
78.在实施例中，桥br可以在第四方向dr4上延伸并且将重叠图案op连接到彼此。例如，桥br可以连接在第四方向dr4上并排布置的第一重叠图案op1，并且桥br可以连接在第四方向dr4上并排布置的第二重叠图案op2。
79.在实施例中，背栅极图案bp可以包括金属。例如，背栅极图案bp可以与第一栅极层gt1包括相同的金属(例如，钼(mo))。
80.在另一实施例中，背栅极图案bp可以包括硅半导体。例如，形成背栅极图案bp的硅半导体的示例可以包括非晶硅或多晶硅。此外，背栅极图案bp可以被掺杂有阳离子或阴离子。例如，阳离子可以是iii族元素，并且可以是硼等。阴离子可以是v族元素，并且可以是磷。
81.在实施例中，第一电压v1可以被施加到背栅极图案bp。例如，随时间减小的第一电压v1可以被提供到背栅极图案bp。将参照图11和图12更详细地描述背栅极图案bp的结构。
82.缓冲层bfr可以覆盖背栅极图案bp并且可以设置在基底sub上。缓冲层bfr可以防止金属原子或杂质从基底sub扩散到第一有源图案ap1。形成缓冲层bfr的材料的示例可以包括氧化硅、氮化硅或氮氧化硅。这些材料可以单独或混合使用。缓冲层bfr可以具有单层
结构或多层结构。
83.第一有源图案ap1可以设置在缓冲层bfr上。在实施例中，第一有源图案ap1可以包括包含非晶硅或多晶硅的硅半导体。
84.第一有源图案ap1可以包括沟道区、源极区和漏极区。例如，第一有源图案ap1可以包括第一沟道区ch1、接触第一沟道区ch1的第一源极区sr1和接触第一沟道区ch1的第一漏极区dr1。第一源极区sr1和第一漏极区dr1可以分别用作源极电极和漏极电极。
85.第一栅极绝缘层gi1可以覆盖第一有源图案ap1并且可以设置在基底sub上。第一栅极绝缘层gi1可以包括绝缘材料。形成第一栅极绝缘层gi1的绝缘材料的示例可以包括氧化硅、氮化硅、氮氧化硅、氧化铝等。这些材料可以单独或混合使用。第一栅极绝缘层gi1可以具有单层结构或多层结构。
86.参照图2、图3、图4、图5和图11，第一栅极层gt1可以设置在第一栅极绝缘层gi1上。第一栅极层gt1可以包括写入栅极线gt1a、栅极电极gt1b和发光控制线gt1c。
87.写入栅极线gt1a可以在第三方向dr3上延伸。写入栅极线gt1a可以与第一有源图案ap1一起形成第二晶体管t2。例如，第一栅极信号gw可以被提供到写入栅极线gt1a。此外，写入栅极线gt1a可以与第一有源图案ap1一起形成第七晶体管t7。例如，第四栅极信号gb可以被提供到写入栅极线gt1a。第一栅极信号gw和第四栅极信号gb可以具有基本上相同的带有时间差的波形。
88.栅极电极gt1b可以被设置为岛形状。栅极电极gt1b可以与第一有源图案ap1一起形成第一晶体管t1。
89.发光控制线gt1c可以在第三方向dr3上延伸。发光控制线gt1c可以与第一有源图案ap1一起形成第五晶体管t5和第六晶体管t6。例如，发光驱动信号em可以被提供到发光控制线gt1c。
90.形成第一栅极层gt1的材料可以是金属、合金、导电金属氧化物、透明导电材料等。例如，形成第一栅极层gt1的金属的示例可以包括钼(mo)、铝(al)、铜(cu)、钛(ti)等。这些材料可以单独或混合使用。
91.第二栅极绝缘层gi2可以覆盖第一栅极层gt1并且可以设置在第一栅极绝缘层gi1上。第二栅极绝缘层gi2可以包括绝缘材料。形成第二栅极绝缘层gi2的绝缘材料的示例可以包括氧化硅、氮化硅、氮氧化硅等。这些材料可以单独或混合使用。第二栅极绝缘层gi2可以具有单层结构或多层结构。
92.参照图2、图3、图4、图5、图6和图11，第二栅极层gt2可以设置在第二栅极绝缘层gi2上。第二栅极层gt2可以包括电压线gt2a、下初始化栅极线gt2b、下补偿栅极线gt2c和第一存储电容器电极gt2d。
93.下初始化栅极线gt2b可以在第三方向dr3上延伸。例如，下初始化栅极线gt2b可以在平面图中与写入栅极线gt1a间隔开。第三栅极信号gi可以被提供到下初始化栅极线gt2b。
94.下补偿栅极线gt2c可以在第三方向dr3上延伸。第二栅极信号gc可以被提供到下补偿栅极线gt2c。
95.第一存储电容器电极gt2d可以在平面图中与栅极电极gt1b重叠。例如，第一存储电容器电极gt2d可以与栅极电极gt1b一起形成存储电容器cst。穿过第一存储电容器电极
gt2d的孔可以被限定在第一存储电容器电极gt2d中，并且栅极电极gt1b可以通过所述孔暴露。
96.电压线gt2a可以在第三方向dr3上延伸。在实施例中，初始化电压vint可以被提供到电压线gt2a。
97.第二栅极层gt2可以包括金属、合金、导电金属氧化物、透明导电材料等。具体地，第二栅极层gt2可以包括金属，诸如钼(mo)、铝(al)、铜(cu)或钛(ti)。
98.第一层间绝缘层ild1可以覆盖第二栅极层gt2并且可以设置在第二栅极绝缘层gi2上。第一层间绝缘层ild1可以包括绝缘材料。形成第一层间绝缘层ild1的绝缘材料的示例可以包括氧化硅、氮化硅、氮氧化硅、氧化铝等。这些材料可以单独或混合使用。
99.参照图2、图3、图4、图5、图6、图7和图11，第二有源图案ap2可以设置在第一层间绝缘层ild1上。第二有源图案ap2可以包括氧化物半导体。第一有源图案ap1和第二有源图案ap2可以包括彼此不同的材料。
100.例如，形成第二有源图案ap2的材料的示例可以包括包含铟(in)、锌(zn)、镓(ga)、锡(sn)、钛(ti)、铝(al)、铪(hf)、锆(zr)、镁(mg)等的二元化合物(ab
x
)、三元化合物(ab
xcy
)和四元化合物(ab
xcydz
)等。这些材料可以单独或混合使用。例如，第二有源图案ap2可以包括氧化铟镓锌。
101.第二有源图案ap2可以与第一有源图案ap1设置在不同的层上并且在平面图中可以不与第一有源图案ap1重叠。即，在平面图中，第二有源图案ap2可以与第一有源图案ap1间隔开。第二有源图案ap2可以与第一有源图案ap1分别形成。
102.第二有源图案ap2可以具有基于在第四方向dr4上延伸的假想线的对称形状。第二有源图案ap2可以包括设置在第一像素电路pxc1中的一部分和设置在第二像素电路pxc2中的一部分。
103.第二有源图案ap2可以在平面图中与写入栅极线gt1a、下初始化栅极线gt2b、下补偿栅极线gt2c和电压线gt2a重叠。
104.第二有源图案ap2可以包括沟道区、源极区和漏极区。例如，第二有源图案ap2可以包括第二沟道区ch2、接触第二沟道区ch2的第二源极区sr2和接触第二沟道区ch2的第二漏极区dr2。第二源极区sr2和第二漏极区dr2可以分别用作源极电极和漏极电极。
105.第三栅极绝缘层gi3可以覆盖第二有源图案ap2并且可以设置在第一层间绝缘层ild1上。第三栅极绝缘层gi3可以包括绝缘材料。形成第三栅极绝缘层gi3的绝缘材料的示例可以包括氧化硅、氮化硅、氮氧化硅等。这些材料可以单独或混合使用。第三栅极绝缘层gi3可以具有单层结构或多层结构。
106.参照图2、图3、图4、图5、图6、图7、图8和图11，第三栅极层gt3可以设置在第三栅极绝缘层gi3上。第三栅极层gt3可以包括上初始化栅极线gt3a和上补偿栅极线gt3b。
107.上初始化栅极线gt3a可以在第三方向dr3上延伸。在平面图中，上初始化栅极线gt3a可以与下初始化栅极线gt2b和第二有源图案ap2重叠。上初始化栅极线gt3a可以电连接到下初始化栅极线gt2b。例如，上初始化栅极线gt3a可以通过触点(contact)接触下初始化栅极线gt2b。上初始化栅极线gt3a、第二有源图案ap2和下初始化栅极线gt2b可以形成第四晶体管t4。例如，下初始化栅极线gt2b可以与参照图2描述的第四晶体管t4的背栅极端子相对应，并且上初始化栅极线gt3a可以与参照图2描述的第四晶体管t4的栅极端子相对应。
108.上补偿栅极线gt3b可以在第三方向dr3上延伸。在平面图中，上补偿栅极线gt3b可以与下补偿栅极线gt2c和第二有源图案ap2重叠。上补偿栅极线gt3b可以电连接到下补偿栅极线gt2c。例如，上补偿栅极线gt3b可以通过触点接触下补偿栅极线gt2c。第二栅极信号gc可以被提供到上补偿栅极线gt3b。下补偿栅极线gt2c、第二有源图案ap2和上补偿栅极线gt3b可以形成第三晶体管t3。例如，下补偿栅极线gt2c可以与参照图2描述的第三晶体管t3的背栅极端子相对应，并且上补偿栅极线gt3b可以与参照图2描述的第三晶体管t3的栅极端子相对应。
109.例如，第三栅极层gt3可以包括金属、金属合金、金属氮化物、导电金属氧化物等。例如，第三栅极层gt3可以与第一栅极层gt1或第二栅极层gt2包括相同的材料。
110.第二层间绝缘层ild2可以覆盖第三栅极层gt3并且可以设置在第三栅极绝缘层gi3上。第二层间绝缘层ild2可以包括绝缘材料。例如，形成第二层间绝缘层ild2的绝缘材料的示例可以包括氧化硅、氮化硅、氮氧化硅、氧化铝等。
111.参照图2、图3、图4、图5、图6、图7、图8、图9和图11，第一导电层sd1可以设置在第二层间绝缘层ild2上。第一导电层sd1可以包括初始化电压连接电极sd1a、第一传输图案sd1b、阳极初始化电压线sd1c、第二传输图案sd1d、第三传输图案sd1e、第四传输图案sd1f和第五传输图案sd1g。
112.第一传输图案sd1b可以接触第一有源图案ap1。数据电压data可以通过第一传输图案sd1b传输到第一有源图案ap1。
113.阳极初始化电压线sd1c可以在第三方向dr3上延伸。阳极初始化电压aint可以被提供到阳极初始化电压线sd1c。阳极初始化电压线sd1c可以接触第一有源图案ap1并且可以将阳极初始化电压aint传输到第一有源图案ap1。
114.第二传输图案sd1d可以接触第二有源图案ap2和栅极电极gt1b。具体地，第二传输图案sd1d可以连接第一晶体管t1的栅极电极gt1b和第三晶体管t3的源极电极(例如，图2的第三源极端子)以及第四晶体管t4的源极电极(例如，图2的第四源极端子)。
115.第三传输图案sd1e可以接触第二有源图案ap2和第一有源图案ap1。第三传输图案sd1e可以电连接第二有源图案ap2和第一有源图案ap1。
116.第四传输图案sd1f可以在第三方向dr3上延伸。高电源电压elvdd可以被提供到第四传输图案sd1f。第四传输图案sd1f可以接触第一有源图案ap1并且将高电源电压elvdd传输到第一有源图案ap1。
117.第五传输图案sd1g可以接触第一有源图案ap1。第五传输图案sd1g可以将驱动电流或阳极初始化电压aint从第一有源图案ap1传输到发光二极管ld。
118.初始化电压连接电极sd1a可以通过触点分别连接到电压线gt2a和第二有源图案ap2。具体地，初始化电压连接电极sd1a可以连接到第四晶体管t4的漏极电极(例如，图2的第四漏极端子)。
119.第一贯通绝缘层(未示出)可以覆盖第一导电层sd1并且可以设置在第二层间绝缘层ild2上。第一贯通绝缘层可以包括有机绝缘材料。例如，形成第一贯通绝缘层的有机绝缘材料的示例可以包括光刻胶、聚丙烯酸树脂、聚酰亚胺树脂、丙烯酸树脂等。
120.参照图2、图3、图4、图5、图6、图7、图8、图9、图10和图11，第二导电层sd2可以设置在第一贯通绝缘层上。第二导电层sd2可以包括数据线sd2a、高电源电压线sd2b和第六传输
图案sd2c。数据线sd2a可以与图1的数据线dl相对应。
121.数据线sd2a可以在第四方向dr4上延伸。数据电压data可以通过数据线sd2a和第一传输图案sd1b传输到第一有源图案ap1。
122.高电源电压线sd2b可以与数据线sd2a间隔开并且在第四方向dr4上延伸。高电源电压线sd2b可以通过触点连接到第四传输图案sd1f。因此，高电源电压线sd2b可以通过第四传输图案sd1f连接到第五晶体管t5的源极电极(例如，参照图2描述的第五源极端子)和存储电容器cst的第二端子。
123.第六传输图案sd2c可以接触第五传输图案sd1g。第六传输图案sd2c可以将驱动电流或阳极初始化电压aint从第五传输图案sd1g传输到发光二极管ld。
124.第二贯通绝缘层(未示出)可以覆盖第二导电层sd2并且可以设置在第一贯通绝缘层上。第二贯通绝缘层可以包括有机绝缘材料。
125.同时，图3至图10中示出的布局结构是示例性的并且可以进行各种改变。
126.图12是用于说明图11的全局晶体管的平面图。
127.参照图11和图12，全局晶体管tg可以包括全局有源图案apg和全局栅极电极gt1g。
128.全局有源图案apg可以与第一有源图案(例如，图4的第一有源图案ap1)设置在同一层中。全局有源图案apg可以包括沟道区、源极区和漏极区。例如，全局晶体管tg可以包括全局沟道区chg、与全局沟道区chg接触的全局源极区srg和与全局沟道区chg接触的全局漏极区drg。全局源极区srg和全局漏极区drg可以分别用作源极电极和漏极电极。
129.在实施例中，全局漏极区drg可以通过第一接触孔cnt1连接到连接图案gt3g。连接图案gt3g可以与第三栅极层gt3设置在同一层中。连接图案gt3g可以被设置为与上补偿栅极线gt3b间隔开。
130.连接图案gt3g可以通过第四接触孔cnt4连接到背栅极图案bp。因此，全局漏极区drg可以将随时间减小的第一电压(例如，图2的第一电压v1)提供到背栅极图案bp。
131.在实施例中，全局源极区srg可以通过第三接触孔cnt3电连接到用于提供具有正极性的第三电压(例如，图2的第三电压v3)的电压供应线vl。例如，在实施例中，具有正极性的第三电压可以是高电源电压(例如，图2的高电源电压elvdd)。此外，电压供应线vl可以是用于提供高电源电压elvdd的高电源电压线(例如，图10的高电源电压线sd2b)。高电源电压线可以将高电源电压elvdd提供到全局源极区srg。然而，根据本发明的实施例可以不限于此。
132.在实施例中，全局沟道区chg可以设置在全局源极区srg与全局漏极区drg之间。
133.全局有源图案apg可以包括第一子图案sp1、第二子图案sp2、第三子图案sp3和第四子图案sp4。第一子图案sp1、第二子图案sp2、第三子图案sp3和第四子图案sp4可以并联地连接到彼此。然而，根据本发明的实施例不限于此，并且在其他实施例中，全局有源图案apg可以包括三个或更少的子图案或者五个或更多的子图案。
134.在实施例中，全局栅极电极gt1g可以与第一栅极层(例如，图5的第一栅极层gt1)设置在同一层中。全局栅极电极gt1g在平面图中可以与全局沟道区chg重叠。全局栅极电极gt1g可以通过第二接触孔cnt2电连接到用于提供具有负极性的第二电压(例如，图2中的第二电压v2)的电极vp。也就是说，全局栅极电极gt1g可以接收第二电压。
135.在实施例中，具有负极性的第二电压可以是低电源电压。此外，电极vp可以是设置
在显示装置10上的公共电极。然而，根据本发明的实施例可以不限于此。例如，在其他实施例中，第二电压可以是晶体管初始化电压(例如，图2的晶体管初始化电压vint)，并且电极vp可以是晶体管初始化电压线(例如，图6的电压线gt2a)。可替代地，第二电压可以是阳极初始化电压(例如，图2的阳极初始化电压aint)，并且电极vp可以是阳极初始化电压线(例如，图9的阳极初始化电压线sd1c)。
136.由于全局晶体管tg的全局源极区srg从电压供应线vl接收第三电压，并且全局栅极电极gt1g从电极vp接收第二电压，因此全局晶体管tg的阈值电压可以随时间降低。结果，全局晶体管tg的阈值电压可以具有负极性。
137.因此，全局晶体管tg的全局漏极区drg可以将随时间减小的第一电压提供到背栅极图案bp。由于背栅极图案bp接收第一电压，第一晶体管t1(参见图2)的驱动范围可以随时间增加。将参照图13和图14更详细地描述第一晶体管t1的驱动范围。
138.图13是用于说明第一晶体管的驱动范围根据施加到第一晶体管的背栅极端子的第一电压的变化的曲线图。
139.参照图2和图13，第一晶体管t1的驱动范围可以随时间变化。具体地，第一晶体管t1的驱动范围(dr-range)可以根据施加到背栅极端子bml的第一电压v1的变化而变化。在图13中，第一曲线l1是具有正极性的第一电压v1被施加到背栅极端子bml的情况，并且第二曲线l2是具有负极性的第一电压v1被施加到背栅极端子bml的情况。驱动范围可以与表示第一晶体管t1的漏极电流id与栅极电压vg之间的关系的曲线(在下文中，i-v曲线)的斜率的绝对值成反比。
140.如图13中所示，当具有负极性的第一电压v1被施加到背栅极端子bml时，第一晶体管t1的i-v曲线(例如，第二曲线l2)的斜率的绝对值可以减小，并且第一晶体管t1的驱动范围可以增加。此外，当具有正极性的第一电压v1被施加到背栅极端子bml时，第一晶体管t1的i-v曲线(例如，第一曲线l1)的斜率的绝对值可以增加，并且第一晶体管t1的驱动范围可以减小。可以是有利的是，第一晶体管t1的驱动范围相对大以减少由栅极电压分布引起的亮度偏差。
141.图14是用于说明第一晶体管的驱动范围根据施加到第一晶体管的背栅极端子的第一电压的变化的曲线图。
142.参照图2和图14，由于施加到背栅极端子bml的第一电压v1的电平降低，第一晶体管t1的驱动范围(图14中的“dr范围”)可以增加。第一晶体管t1的驱动范围(图14中的“dr范围”)可以表示与最大灰度级相对应的最大数据电压和与最小灰度相对应的最小数据电压之间的差。
143.当驱动范围(图14中的“dr范围”)大时，可以更精确地控制从发光二极管ld发射的光的灰度级。因此，可以改善发光二极管ld的寿命。此外，可以相应地提高显示装置10的分辨率。因此，可以改善显示装置10的显示质量。
144.此外，显示装置10的发光二极管ld可能随时间劣化，并且由于劣化，在显示装置10中可能产生残像。当第一晶体管t1的驱动范围大时，可以有效地改善由于劣化而导致的显示装置10的残像。
145.图15是示出包括在图1的显示装置中的像素和全局晶体管的另一示例的电路图。
146.除了包括在显示装置10(参见图1)中的第一全局晶体管tg1的全局源极端子接收
高电源电压elvdd并且全局栅极端子接收低电源电压elvss之外，图15的第一全局晶体管tg1可以与图2的全局晶体管tg具有基本上相同或相似的配置。因此，在对图15的第一全局晶体管tg1进行描述时，可以省略对与图2的全局晶体管tg基本上相同或相似的配置的描述。
147.参照图1和图15，可以通过像素电路pxc驱动像素px1。像素px1可以包括像素电路pxc和发光二极管ld并且可以连接到第一全局晶体管tg1。像素电路pxc可以包括多个晶体管和至少一个电容器。
148.在实施例中，像素电路pxc可以包括第一晶体管t1、第二晶体管t2、第三晶体管t3、第四晶体管t4、第五晶体管t5、第六晶体管t6、第七晶体管t7和存储电容器cst。
149.第一全局晶体管tg1可以包括全局栅极端子、全局源极端子和全局漏极端子。第一全局晶体管tg1的全局栅极端子可以接收具有负极性的低电源电压elvss。第一全局晶体管tg1的全局源极端子可以接收具有正极性的高电源电压elvdd。也就是说，第二电压(例如，图2的第二电压v2)可以是低电源电压elvss，并且第三电压(例如，图2的第三电压v3)可以是高电源电压elvdd。第一全局晶体管tg1的全局漏极端子可以将第一电压v1提供到背栅极端子bml。
150.由于具有正极性的高电源电压elvdd被提供到第一全局晶体管tg1的全局源极端子并且具有负极性的低电源电压elvss被提供到全局栅极端子，因此第一全局晶体管tg1的阈值电压可以发生变化。具体地，第一全局晶体管tg1的阈值电压可以随时间降低。
151.图16是示出包括在图1的显示装置中的像素和全局晶体管的又一示例的电路图。
152.除了包括在显示装置10(参见图1)中的第二全局晶体管tg2的全局源极端子接收高电源电压elvdd并且全局栅极端子接收晶体管初始化电压vint之外，图16的第二全局晶体管tg2可以与图2的全局晶体管tg具有基本上相同或相似的配置。因此，在对图16的第二全局晶体管tg2进行描述时，可以省略对与图2的全局晶体管tg基本上相同或相似的配置的描述。
153.参照图1和图16，可以通过像素电路pxc驱动像素px2。像素px2可以包括像素电路pxc和发光二极管ld并且可以连接到第二全局晶体管tg2。像素电路pxc可以包括多个晶体管和至少一个电容器。
154.第二全局晶体管tg2可以包括全局栅极端子、全局源极端子和全局漏极端子。第二全局晶体管tg2的全局栅极端子可以接收具有负极性的晶体管初始化电压vint。第二全局晶体管tg2的全局源极端子可以接收具有正极性的高电源电压elvdd。也就是说，第二电压(例如，图2的第二电压v2)可以是晶体管初始化电压vint，并且第三电压(例如，图2的第三电压v3)可以是高电源电压elvdd。第二全局晶体管tg2的全局漏极端子可以将第一电压v1提供到背栅极端子bml。
155.由于具有正极性的高电源电压elvdd被提供到第二全局晶体管tg2的全局源极端子并且具有负极性的晶体管初始化电压vint被提供到全局栅极端子，因此第二全局晶体管tg2的阈值电压可以随时间降低。
156.图17是示出包括在图1的显示装置中的像素和全局晶体管的再一示例的电路图。
157.除了包括在显示装置10(参见图1)中的第三全局晶体管tg3的全局源极端子接收高电源电压elvdd并且全局栅极端子接收阳极初始化电压aint之外，图17的第三全局晶体
管tg3可以与图2的全局晶体管tg具有基本上相同或相似的配置。因此，在对图17的第三全局晶体管tg3进行描述时，可以省略对与图2的全局晶体管tg基本上相同或相似的配置的描述。
158.参照图1和图17，可以通过像素电路pxc驱动像素px3。像素px3可以包括像素电路pxc和发光二极管ld并且可以连接到第三全局晶体管tg3。像素电路pxc可以包括多个晶体管和至少一个电容器。
159.第三全局晶体管tg3可以包括全局栅极端子、全局源极端子和全局漏极端子。第三全局晶体管tg3的全局栅极端子可以接收具有负极性的阳极初始化电压aint。第三全局晶体管tg3的全局源极端子可以接收具有正极性的高电源电压elvdd。也就是说，第二电压(例如，图2的第二电压v2)可以是阳极初始化电压aint，并且第三电压(例如，图2的第三电压v3)可以是高电源电压elvdd。第三全局晶体管tg3的全局漏极端子可以将第一电压v1提供给背栅极端子bml。
160.由于具有正极性的高电源电压elvdd被提供到第三全局晶体管tg3的全局源极端子并且具有负极性的阳极初始化电压aint被提供到全局栅极端子，因此第三全局晶体管tg3的阈值电压可以随时间降低。
161.当具有负极性的电压被施加到背栅极端子bml时，第一晶体管t1的i-v曲线的斜率的绝对值可以减小，并且第一晶体管t1的驱动范围可以增加。当驱动范围大时，可以改善发光二极管ld的寿命。此外，可以有效地改善由于劣化而导致的显示装置的残像。
162.图18是示出根据另一实施例的显示装置的框图。
163.参照图2和图18，除了像素电路pxc布置在多个行和多个列中并且每一列像素电路pxc具有全局晶体管tg之外，根据本发明的另一实施例的显示装置11可以与图1的显示装置10具有基本上相同或相似的配置。因此，在对图18的显示装置11进行描述时，可以省略对与图1的显示装置10基本上相同或相似的配置的描述。
164.参照图2和图18，显示装置11可以包括像素单元100。像素单元100可以包括多个像素px和多个全局晶体管tg。像素px中的每一个可以包括像素电路pxc和发光二极管ld并且可以连接到全局晶体管tg。像素电路pxc中的每一个可以包括多个晶体管和至少一个电容器。
165.像素px可以布置在多个行和多个列中。类似地，像素电路pxc可以布置在多个行和多个列中。
166.与多个列中的一个相对应的像素电路pxc可以被限定为像素电路列pc。类似地，与多个行中的一个相对应的像素电路pxc可以被限定为像素电路行pr。因此，像素电路pxc可以是在列方向上延伸并在行方向上布置的一组像素电路列pc。此外，像素电路pxc可以是在行方向上延伸并在列方向上布置的一组像素电路行pr。
167.像素电路列pc可以连接到一条数据线dl。也就是说，包括在像素电路列pc中的像素电路pxc可以连接到一条数据线dl。因此，包括在像素电路列pc中的像素电路pxc可以从数据驱动电路200接收数据电压data。
168.像素电路行pr可以连接到一条栅极线gl。也就是说，包括在像素电路行pr中的像素电路pxc可以连接到一条栅极线gl。因此，包括在像素电路行pr中的像素电路pxc可以从栅极驱动电路300接收栅极信号gs。
169.在实施例中，像素电路列pc之中的至少一个像素电路列pc可以电连接到全局晶体管tg。也就是说，包括在像素电路列pc中的像素电路pxc可以电连接到全局晶体管tg。换句话说，全局晶体管tg中的每一个可以电连接到与多个列之中的至少一列相对应的像素电路pxc。因此，包括在像素电路列pc中的像素电路pxc可以从全局晶体管tg接收第一电压(例如，图14的第一电压v1)。详细地，包括在像素电路列pc中的像素电路pxc的背栅极端子bml可以接收第一电压。
170.在实施例中，一个全局晶体管tg可以连接到像素电路列pc中的一个。然而，根据本发明的实施例不限于此，并且在另一实施例中，每两个或更多个像素电路列pc可以连接到一个全局晶体管tg。
171.根据实施例的像素电路和显示装置可以应用于包括在计算机、笔记本计算机、移动电话、智能电话、智能平板计算机、pmp、pda或mp3播放器等中的显示装置。
172.虽然已经参照附图描述了根据实施例的像素电路和显示装置，但是示出的实施例是示例，并且在不脱离所附权利要求中所描述的技术精神的情况下可以由相关技术领域的普通技术人员进行修改和改变。

技术特征：

1.一种像素电路，其中，所述像素电路包括：第一晶体管，包括第一栅极端子、电连接到第一节点的第一源极端子、电连接到发光二极管的第一漏极端子以及背栅极端子，其中，随时间减小的第一电压被施加到所述背栅极端子；以及第二晶体管，包括接收栅极信号的第二栅极端子、接收数据电压的第二源极端子以及电连接到所述第一节点的第二漏极端子。2.根据权利要求1所述的像素电路，其中，所述第一晶体管的驱动范围随时间增加。3.根据权利要求1所述的像素电路，其中，所述背栅极端子电连接到全局晶体管，并且所述全局晶体管包括接收具有负极性的第二电压的全局栅极端子、接收具有正极性的第三电压的全局源极端子以及电连接到所述背栅极端子的全局漏极端子。4.根据权利要求3所述的像素电路，其中，所述全局漏极端子将所述第一电压提供到所述背栅极端子。5.根据权利要求3所述的像素电路，其中，所述像素电路还包括：发光控制晶体管，包括接收发光驱动信号的发光控制栅极端子、接收高电源电压的发光控制源极端子以及电连接到所述第一节点的发光控制漏极端子，并且其中，所述第三电压是所述高电源电压。6.根据权利要求3所述的像素电路，其中，所述发光二极管的端子接收低电源电压，并且所述第二电压是所述低电源电压。7.根据权利要求3所述的像素电路，其中，所述像素电路还包括：初始化晶体管，包括接收初始化栅极信号的初始化栅极端子、电连接到所述第一晶体管的所述第一栅极端子的初始化源极端子以及接收晶体管初始化电压的初始化漏极端子，并且其中，所述第二电压是所述晶体管初始化电压。8.根据权利要求3所述的像素电路，其中，所述像素电路还包括：阳极初始化晶体管，包括接收旁路栅极信号的阳极初始化栅极端子、电连接到所述发光二极管的阳极初始化源极端子以及接收阳极初始化电压的阳极初始化漏极端子，并且其中，所述第二电压是所述阳极初始化电压。9.一种显示装置，其中，所述显示装置包括：多个像素电路，布置在多个行和多个列中；栅极驱动电路，将栅极信号施加到所述多个像素电路；数据驱动电路，将数据电压施加到所述多个像素电路；以及控制电路，控制所述栅极驱动电路和所述数据驱动电路，并且其中，所述多个像素电路中的每一个包括：第一晶体管，包括第一栅极端子、电连接到第一节点的第一源极端子、电连接到发光二极管的第一漏极端子以及接收随时间减小的第一电压的背栅极端子；以及第二晶体管，包括接收栅极信号的第二栅极端子、接收数据电压的第二源极端子以及电连接到所述第一节点的第二漏极端子。10.根据权利要求9所述的显示装置，其中，所述第一晶体管的驱动范围随时间增加。
11.根据权利要求9所述的显示装置，其中，所述显示装置还包括：多个全局晶体管，其中，所述多个全局晶体管中的每一个包括接收具有负极性的第二电压的全局栅极端子、接收具有正极性的第三电压的全局源极端子以及电连接到所述背栅极端子的全局漏极端子，并且所述多个全局晶体管中的所述每一个电连接到与所述多个列之中的至少一列相对应的所述多个像素电路。12.根据权利要求11所述的显示装置，其中，所述全局漏极端子将所述第一电压提供到所述背栅极端子。13.一种显示装置，其中，所述显示装置包括：基底；驱动晶体管，包括设置在所述基底上并且包括沟道区的有源图案、设置在所述有源图案上并且在平面图中与所述沟道区重叠的栅极电极以及设置在所述有源图案下面并且在所述平面图中与所述有源图案重叠的背栅极图案；以及全局晶体管，将随时间减小的第一电压提供到所述背栅极图案。14.根据权利要求13所述的显示装置，其中，所述全局晶体管包括：全局有源图案，包括电连接到提供具有正极性的第三电压的电压供应线的全局源极区、电连接到所述背栅极图案的全局漏极区以及设置在所述全局源极区与所述全局漏极区之间的全局沟道区；以及全局栅极电极，设置在所述全局有源图案上，并且所述全局栅极电极在所述平面图中与所述全局沟道区重叠并接收具有负极性的第二电压。15.根据权利要求14所述的显示装置，其中，所述电压供应线是高电源电压线。16.根据权利要求14所述的显示装置，其中，所述显示装置还包括：发光二极管，电连接到所述驱动晶体管，并且所述发光二极管接收低电源电压，并且其中，所述第二电压是所述低电源电压。17.根据权利要求14所述的显示装置，其中，所述显示装置还包括：初始化晶体管，包括接收初始化栅极信号的初始化栅极端子、电连接到所述驱动晶体管的所述栅极电极的初始化源极端子以及接收晶体管初始化电压的初始化漏极端子，并且其中，所述第二电压是所述晶体管初始化电压。18.根据权利要求14所述的显示装置，其中，所述显示装置还包括：发光二极管，电连接到所述驱动晶体管；以及阳极初始化晶体管，包括接收旁路栅极信号的阳极初始化栅极端子、电连接到所述发光二极管的阳极初始化源极端子和接收阳极初始化电压的阳极初始化漏极端子，并且其中，所述第二电压是所述阳极初始化电压。

技术总结

提供了一种像素电路和一种显示装置。所述像素电路包括：第一晶体管，包括第一栅极端子、电连接到第一节点的第一源极端子、电连接到发光二极管的第一漏极端子以及背栅极端子，其中，随时间减小的第一电压被施加到所述背栅极端子；以及第二晶体管，包括接收栅极信号的第二栅极端子、接收数据电压的第二源极端子以及电连接到所述第一节点的第二漏极端子。电连接到所述第一节点的第二漏极端子。电连接到所述第一节点的第二漏极端子。

技术研发人员：

金根佑

受保护的技术使用者：

三星显示有限公司

技术研发日：

2022.04.28

技术公布日：

2022/11/1