输出级电路及运算放大器的制作方法

1.本发明涉及模拟电路领域，特别是涉及一种输出级电路及运算放大器。

背景技术：

2.运算放大器(简称“运放”)是比较常见的模拟电路基本模块，其具有很高的放大倍数。运算放大器是一个内含多级放大电路的电子集成电路，其输入级电路用于提供差分电压信号，具有高输入电阻和抑制零点漂移能力；输出级电路与负载相连，具有带载能力强、低输出电阻特点。运算放大器的应用非常广泛。
3.输出级电路通常包括一个pmos管和一个nmos管。然而，pmos管和nmos管的耐压是有限的，实际电路中输出电压的摆幅往往受到pmos管和nmos管耐压的限制，这就导致整个电路存在局限性，难以用低压pmos管和nmos管实现高输出摆幅；另外，mos器件的线性度也会受到制约。

技术实现要素：

4.有鉴于此，本技术实施例为解决背景技术中存在的至少一个问题而提供一种输出级电路及运算放大器。
5.第一方面，本技术一实施例提供了一种输出级电路，应用于运算放大器，包括：
6.用于与输入级电路连接的第一输入端和第二输入端；所述输入级电路与所述输出级电路共同应用于所述运算放大器，所述输入级电路用于提供差分电压信号至所述第一输入端和所述第二输入端；
7.用于提供输出信号的输出端；
8.用于连接第一电源的第一电源节点；
9.用于连接第二电源的第二电源节点；其中，电源电压存在于所述第一电源节点与所述第二电源节点之间；
10.第一晶体管，连接于上拉电流路径中；其中，所述上拉电流路径从所述第一电源节点延伸至所述输出端；所述第一晶体管的栅极与所述第一输入端连接；
11.第二晶体管，连接于下拉电流路径中；其中，所述下拉电流路径从所述输出端延伸至所述第二电源节点；所述第二晶体管的栅极与所述第二输入端连接；
12.级联晶体管模块，与所述第一晶体管垂直级联于所述上拉电流路径中，和/或，与所述第二晶体管垂直级联于所述下拉电流路径中。
13.结合本技术的第一方面，在一可选实施方式中，所述级联晶体管模块包括第一级联晶体管模块，所述第一级联晶体管模块至少包括第三晶体管和第四晶体管。
14.结合本技术的第一方面，在一可选实施方式中，还包括：
15.第一偏置电路，用于将第一偏置信号传输至所述第三晶体管的栅极，所述第一偏置电路连接在电源电压和接地端之间。
16.结合本技术的第一方面，在一可选实施方式中，所述第一级联晶体管模块与所述
第一晶体管垂直级联于所述上拉电流路径中；
17.所述第三晶体管的源极与所述第一晶体管的漏极连接；
18.所述第一偏置电路连接在电源电压和接地端之间，包括：所述第一偏置电路的一端连接至第三电源节点，所述第一偏置电路的另一端连接至接地端；所述第三电源节点与所述第一电源节点彼此独立。
19.结合本技术的第一方面，在一可选实施方式中，还包括：
20.第二偏置电路，用于将第二偏置信号传输至所述第四晶体管的栅极，所述第二偏置电路连接在所述输出端和接地端之间。
21.结合本技术的第一方面，在一可选实施方式中，所述第一级联晶体管模块与所述第一晶体管垂直级联于所述上拉电流路径中；
22.所述级联晶体管模块还包括：第二级联晶体管模块，与所述第二晶体管垂直级联于所述下拉电流路径中；所述第二级联晶体管模块与所述第一级联晶体管模块不同。
23.结合本技术的第一方面，在一可选实施方式中，所述第二级联晶体管模块包括双极结型晶体管。
24.结合本技术的第一方面，在一可选实施方式中，还包括：
25.第三偏置电路，用于将第三偏置信号传输至所述第二级联晶体管模块所包括的晶体管的栅极，所述第三偏置电路包括偏置晶体管，所述偏置晶体管与所述第二级联晶体管模块所包括的晶体管组成电流镜结构。
26.结合本技术的第一方面，在一可选实施方式中，还包括：
27.第三偏置电路，用于将第三偏置信号传输至所述第二级联晶体管模块所包括的晶体管的栅极，所述第三偏置电路连接在所述第二电源节点和接地端之间。
28.第二方面，本技术一实施例提供了一种运算放大器，包括：
29.用于提供差分电压信号的输入级电路，以及如前述实施例中任意一项所述的输出级电路。
30.本技术实施例所提供的输出级电路及运算放大器，通过设置与第一晶体管垂直级联于上拉电流路径中和/或与第二晶体管垂直级联于下拉电流路径中的级联晶体管模块，从而与第一晶体管共同分担上拉电流路径中的电压和/或与第二晶体管共同分担下拉电流路径中的电压，如此，在不改变第一晶体管和第二晶体管的情况下，提升输出级电路的输出电压摆幅。
31.本技术附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本技术的实践了解到。
附图说明
32.此处所说明的附图用来提供对本技术的进一步理解，构成本技术的一部分，本技术的示意性实施例及其说明用于解释本技术，并不构成对本技术的不当限定。在附图中：
33.图1为相关技术中运算放大器的结构示意图；
34.图2为运算放大器的结构框图；
35.图3为输入级电路的结构框图；
36.图4为本技术一实施例提供的输出级电路的结构示意图；
37.图5为本技术另一实施例提供的输出级电路的结构示意图；
38.图6为本技术又一实施例提供的输出级电路的结构示意图；
39.图7为本技术再一实施例提供的输出级电路的结构示意图。
具体实施方式
40.为使本发明的技术方案和有益效果能够更加明显易懂，下面通过列举具体实施例的方式，对本技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本技术一部分实施例，而不是全部的实施例。基于本技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本技术保护的范围。
41.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术的技术领域的技术人员通常理解的含义相同。在本技术的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术。
42.可以理解，本技术所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本技术的范围的情况下，可以将第一电阻称为第二电阻，且类似地，可将第二电阻称为第一电阻。第一电阻和第二电阻两者都是电阻，但其不是同一电阻。当描述“第一”时，并不表示必然存在“第二”；而当讨论“第二”时，也并不表明本技术必然存在第一元件、部件、区、层或部分。在此使用时，单数形式的“一”、“一个”和“所述/该”也可能意图包括复数形式，除非上下文清楚指出另外的方式。“多个”的含义是两个以上，除非另有明确具体的限定。还应明白术语“包括”，当在该说明书中使用时，确定所述特征的存在，但不排除一个或更多其它的特征的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
43.可以理解，本技术上下文中“连接”表示被连接的一端与连接至的一端之间相互具有电信号或数据的传递，可理解为“电连接”、“通信连接”等。本技术上下文中“a与b直接连接”表示a和b之间不包括除导线以外的其他元器件。
44.图1为相关技术中运算放大器的结构示意图。如图所示，运算放大器100包括输入级电路110和输出级电路120。输出级电路120主要由一个pmos管m1和一个nmos管m2组成。当输入级电路110提供的差分电压较小的时候，nmos管m2工作，pmos管m1截止，电路输出端输出的电压接近vss电平；当输入级电路110提供的差分电压较大的时候，pmos管m1工作，nmos管m2截止，输出端输出的电压接近vcc电平。然而，在给定工艺下，nmos和pmos器件的耐压是有限的。假定输出的电压来到vcc附近(即正电源轨的电压附近)，那么nmos管m2就会承受vcc-vss的电压。实际电路中，要求vcc-vss电压小于nmos管m2的耐压。这就导致整个电路存在局限性，即电源轨的电压不能超过器件的耐压。这个局限性在实际应用中存在弊端。比如，想用1.8v mos器件实现3.3v输出幅度的轨对轨电路，图1所示的相关技术中的方案就无法实现。另外，mos器件的线性度也会受到制约。
45.本技术实施例提供了一种输出级电路，应用于运算放大器，该运算放大器的结构可以参考图2。如图所示，该运算放大器100包括输入级电路110和输出级电路120。输入级电路110用于提供差分电压信号至输出级电路120的第一输入端和第二输入端；输出级电路120与负载相连，用于输出一定摆幅的电压。这里的摆幅既可以是轨对轨，即输出电压的范
围能覆盖负电源附近(接近vss电平)一直到正电源附近(接近vcc电平)，也可以是任意大于器件耐压的电压范围。如此，可以理解的，本技术实施例所提供的输出级电路120例如为轨对轨的输出级电路；而输入级电路110主要实现输入轨对轨。
46.请参考图3，运算放大器100的输入级电路110可以包括差分输入电路和ab类控制电路。应当理解，这里仅为示例性示出，输入级电路110的具体实现方式与其自身所要实现的功能相关，本领域技术人员可根据实际情况进行设置，此处不做具体限定。
47.接下来，请参考图4至图7，本技术实施例提供的输出级电路120可以包括：用于与输入级电路110连接的第一输入端和第二输入端；用于提供输出信号的输出端；用于连接第一电源的第一电源节点(请参考图中vcc所在的位置)；用于连接第二电源的第二电源节点(请参考图中vss所在的位置)；其中，电源电压存在于第一电源节点与第二电源节点之间；第一晶体管m1，连接于上拉电流路径中；其中，上拉电流路径从第一电源节点延伸至输出端；第一晶体管m1的栅极与第一输入端连接；第二晶体管m2，连接于下拉电流路径中；其中，下拉电流路径从输出端延伸至第二电源节点；第二晶体管m2的栅极与第二输入端连接。
48.输出级电路120还可以包括：级联晶体管模块(请参考图4-图7中m10和m20)。级联晶体管模块与第一晶体管m1垂直级联于上拉电流路径中，和/或，与第二晶体管m2垂直级联于下拉电流路径中。
49.可以理解的，通过设置与第一晶体管m1垂直级联于上拉电流路径中和/或与第二晶体管m2垂直级联于下拉电流路径中的级联晶体管模块，从而与第一晶体管m1共同分担上拉电流路径中的电压和/或与第二晶体管m2共同分担下拉电流路径中的电压，如此，在不改变第一晶体管m1和第二晶体管m2的情况下，能够更为有效地提升输出级电路120的输出电压摆幅，同时还能保证良好的线性度。进一步可以理解的是，虽然图4至图7中示出了上拉电流路径中和下拉电流路径中均设置有级联晶体管模块的情况，但显然在上拉电流路径和下拉电流路径二者之一中设置级联晶体管模块也是有效的。
50.作为一种可行的实施方式，级联晶体管模块包括第一级联晶体管模块m10。如图4所示，第一级联晶体管模块m10与第一晶体管m1垂直级联于上拉电流路径中；或者，如图5所示，第一级联晶体管模块m10与第二晶体管m2垂直级联于下拉电流路径中；或者，如图6所示，既在与第一晶体管m1垂直级联于上拉电流路径中设置第一级联晶体管模块m10，又在与第二晶体管m2垂直级联于下拉电流路径中设置第一级联晶体管模块m10。并且，第一级联晶体管模块m10至少包括第三晶体管m3和第四晶体管m4。
51.通过设置第一级联晶体管模块m10，从而在上拉电流路径中或者在下拉电流路径中增加至少两个管子(即第三晶体管m3和第四晶体管m4)，并且增加的至少两个管子与第一晶体管m1和/或第二晶体管m2垂直级联，共同分担电流路径中的电压，如此，在不改变第一晶体管m1和第二晶体管m2的情况下，能够更为有效地提升输出级电路120的输出电压摆幅，同时还能保证良好的线性度。
52.进一步的，以图4所示实施例中结构举例说明。图4所示的输出级电路120，包括与第二晶体管m2垂直级联于下拉电流路径中第一双极结型晶体管m5，假定此时输出级电路120输出最小电压，该电压应该比vss大一个vds2和一个vce5，即等于vss+vds2+vce5；其中，vds2为第二晶体管m2的漏极与源极之间的电压，vce5为第一双极结型晶体管m5的集电极与发射极之间的电压。可以理解的，该电压应该越小越好，因为越小说明电路在负向的摆幅越
大。此时，m1、m3和m4所能承受的最大电压应该是vcc-vds2-vce5-vss。而考虑到垂直级联的m1、m3和m4三个晶体管的设置，假设这三个晶体管的耐压相同，那么vcc-vds2-vce5-vss理论上能达到3倍晶体管器件耐压；因此，在vcc和vss为两倍器件耐压的时候，在任何摆幅下都是安全的。
53.接下来举例说明，假设vcc为1.8v，vss为-1.8v，电路中使用1.8v耐压的器件。那么，在输出接近-1.8v时，m1、m3和m4垂直级联后的极限耐压值是5.4v，因此电路是绝对安全的。如此，理论上可以轻松使用1.8v耐压的器件实现3.6v附近的输出摆幅，从而更为有效地提升输出级电路120的输出电压摆幅。
54.在一具体应用中，输出电压的范围为-2.1v到+2.1v；m1、m3和m4的耐压分别为3.3v；正电源电压vcc为3.3v，负电源电压vss为-3.3v；那么，可以使用3.3v耐压的晶体管作为输出级电路的主体，实现4.2v摆幅的输出，且在运放带内具有-70dbc以上的谐波性能，即实现了高摆幅电路的高谐波性能。第一级联晶体管模块m10中包括的晶体管的数量主要取决于输出电压范围与器件耐压的关系。比如，输出电压最小值为-2.1v，正电源电压vcc为3.3v，那么，m1、m3和m4垂直级联后的最大耐压需要达到5.4v；因此，至少需要两个管子，即第一级联晶体管模块m10至少包括第三晶体管m3和第四晶体管m4。考虑到实际应用的余量设计，三个管子是最安全的，即第一级联晶体管模块m10包括的晶体管的数量可以大于等于3，如第一级联晶体管模块m10可以包括第三晶体管m3和第四晶体管m4，还包括另一与第三晶体管m3和第四晶体管m4垂直级联的晶体管。在三个管子中，如何确保在整个输出范围内都能落在饱和区又很关键。
55.第一级联晶体管模块m10包括的晶体管可以为mos管，且可以均为mos管。如图4所示，第一晶体管m1为pmos管，与第一晶体管m1垂直级联的第一级联晶体管模块m10中的晶体管也为pmos管，即第三晶体管m3和第四晶体管m4均为pmos管。
56.第一晶体管m1的源极与第一电源节点连接，第一晶体管m1的漏极与第三晶体管m3的源极连接，第三晶体管m3的漏极与第四晶体管m4的源极连接，第四晶体管m4的漏极与输出端连接。这里，各晶体管之间的连接，以及第一晶体管m1的源极与第一电源节点的连接、第四晶体管m4的漏极与输出端的连接，均可以为直接连接。
57.作为一种可选的实施方式，输出级电路120还包括：第一偏置电路123，用于将第一偏置信号传输至第三晶体管m3的栅极，第一偏置电路123连接在电源电压和接地端之间。
58.与第三晶体管m3连接的第一偏置电路123可以被设置成固定电压分压，即第三晶体管m3的偏置可以不跟随输出电压变化，这样做的原因与实际需求有关。
59.示例性的，第一偏置电路123还可以包括：第一电阻r1，连接于第三电源节点与第三晶体管m3的栅极之间；第二电阻r2，连接于第三晶体管m3的栅极和接地端之间。
60.进一步的，请继续参考图4，第一级联晶体管模块m10与第一晶体管m1垂直级联于上拉电流路径中；第三晶体管m3的源极与第一晶体管m1的漏极连接；第一偏置电路m123连接在电源电压和接地端之间，具体包括：第一偏置电路123的一端连接至第三电源节点(第三电源节点请参考图4中vc2v)，第一偏置电路123的另一端连接至接地端；第三电源节点与第一电源节点彼此独立。换言之，vcc与vc2v是两个独立工作、可以被独立控制的电源。
61.在第一偏置电路123中，使用与输出电源轨无关的电源和接地端进行分压来获取偏置电压，这样做的好处是输出级的正电源的电源抑制比会更好。
62.作为一种可选的实施方式，输出级电路120还包括：第二偏置电路124，用于将第二偏置信号传输至第四晶体管m4的栅极，第二偏置电路124连接在输出端和接地端之间。
63.可以理解的，当输出接近电源轨的时候，电路非线性会加剧，将导致电路谐波性能变差。本实施方式中，第二偏置电路124连接在输出端和接地端之间，从而偏置产生与输出电压挂钩，随着输出电压的变化，偏置电压能够上下浮动；如此，在输出接近电源轨电压的时候，偏置管子的工作状态能自动做适应性的调整，提高电路的谐波性能。
64.第二偏置电路124采用接地端和输出电压进行分压来获取偏置，这是一个非常简单且优越的方法。具体的，当输出电压处于0v的常规状态下，该偏置支路没有电流流过，不产生静态功耗。当输出电压为+2.1v时，偏置支路的电流从输出端流向接地端(接地端请参考图4中第二偏置电路124内的gnd)，且随着输出电压的增加，输出的第二偏置信号的电压也随之增加。偏置电压增加之后，第四晶体管m4的平衡过驱动电压vov将减小(平衡过驱动电压等于vgs-vth；其中，vgs为该晶体管的栅极电压减去源极电压，vth为该晶体管的阈值电压)；选择合适的电阻分压，可以确保第四晶体管m4刚好处于饱和区，即vds4等于vov。此时，第四晶体管m4对电路所占用的压降最小，且m1、m3和m4都处于饱和区，线性度最高，谐波性能最优。当输出电压为-2.1v时，偏置支路的电流从接地端流入输出端；输出短路电流提升，运放带载能力上升。此外，偏置电压小于gnd，第四晶体管m4处于平衡过驱动电压很大的状态。而此时，由于第四晶体管的漏极电压vd是-2.1v，因此vds4也是很大的，刚好还是能处于饱和区。如此，克服了垂直级联的晶体管在大摆幅下陷入线性区导致运放线性度不好，谐波性能不好的问题。
65.示例性的，第二偏置电路124还可以包括：第三电阻r3，连接于接地端与第四晶体管m4的栅极之间；第四电阻r4，连接于第四晶体管m4的栅极和输出端之间。
66.作为一种可选的实施方式，级联晶体管模块还包括：第二级联晶体管模块m20。如图5所示，第二级联晶体管模块m20与第一晶体管m1垂直级联于上拉电流路径中；或者，如图4所示，第二级联晶体管模块m20与第二晶体管m2垂直级联于下拉电流路径中；或者，如图7所示，既在与第一晶体管m1垂直级联于上拉电流路径中设置第二级联晶体管模块m20，又在与第二晶体管m2垂直级联于下拉电流路径中设置第二级联晶体管模块m20。
67.示例性的，第二级联晶体管模块m20垂直级联于上拉电流路径和下拉电流路径的一者中，第一级联晶体管模块m10垂直级联于上拉电流路径和下拉电流路径的另一者中。
68.请继续参考图4，可选的，第一级联晶体管模块m20与第一晶体管m1垂直级联于上拉电流路径中；第二级联晶体管模块m20与第二晶体管m2垂直级联于下拉电流路径中；第二级联晶体管模块m20与第一级联晶体管模块m10不同。如此，针对上拉电流路径和下拉电流路径实现不同的调整效果。
69.可选的，第二级联晶体管模块包括双极结型晶体管(bipolar junction transistor，bjt)。
70.可选的，第二级联晶体管模块m20包括的双极结型晶体管的耐压大于第一级联晶体管模块m10包括的mos管的耐压。可以理解的，在bicmos工艺(bipolar cmos工艺，是cmos和双极器件同时集成在同一块芯片上的技术)中，bjt管的耐压性能比mos管的耐压性能好是普遍存在的，如此，采用耐压更大的bjt管可以扩展电路的安全工作区。
71.示例性的，第二级联晶体管模块m20包括的双极结型晶体管的耐压例如为6v，第一
级联晶体管模块m10包括的mos管的耐压例如为3.3v。
72.可选的，第一级联晶体管模块m10包括的mos管的数量大于第二级联晶体管模块m20包括的双极结型晶体管的数量。在满足应用需求的前提下，节省元器件使用，节约成本，降低电路结构的重量和体积。
73.作为一种可选的实施方式，输出级电路120还包括：第三偏置电路125，用于将第三偏置信号传输至第二级联晶体管模块m20所包括的晶体管的栅极，第三偏置电路125包括偏置晶体管，偏置晶体管与第二级联晶体管模块m20所包括的晶体管组成电流镜结构。电流镜结构(current mirror)的主要作用是精确镜像电流。
74.示例性的，第二级联晶体管模块m20包括第一双极结型晶体管m5；第三偏置电路125包括第二双极结型晶体管m6，第二双极结型晶体管m6与第一双极结型晶体管m5组成电流镜结构。
75.采用双极结型晶体管的电流镜结构进行偏置，可以等效为输出阻抗很大的理想电流源。因此，即使第一双极结型晶体管m5的vce变化很大，其电流变化也不大，对第二晶体管m2两端的电压几乎没有影响，因此，在输出达到最小值时，第二晶体管m2仍能较好地落在饱和区，因此线性度也很好。
76.可选的，第三偏置电路125连接在第二电源节点和接地端之间。如此，第二级联晶体管模块m20的偏置被设定成固定电压，这样做的原因和实际需求有关。以第二级联晶体管模块m20与第二晶体管m2垂直级联于下拉电流路径中为例，在实际应用中并不需要输出电压更多地靠近负电源轨，则留给第二级联晶体管模块m20有足够的余量，则第二级联晶体管模块m20的第三偏置电路125不跟随输出电压变化。
77.请继续参考图4，示例性的，第三偏置电路125还可以包括：第五电阻r5，连接于接地端和第二双极结型晶体管m6的集电极之间；第二双极结型晶体管m6为npn型双极结型晶体管，第二双极结型晶体管m6的基极与集电极短接；第六电阻r6，连接于第二双极结型晶体管m6的发射极和第二电源节点之间。
78.可选的，第一偏置电路123、第二偏置电路124、第三偏置电路125均不相同。具体地，在输出级电路120中使用三个不同的偏置产生电路，这三个偏置产生电路分别使用三种不同的方式实现。
79.作为一种可选的实施方式，对应于第一级联晶体管模块m10与第一晶体管m1垂直级联于上拉电流路径中，第三晶体管m3、第四晶体管m4和第一晶体管m1的器件结构与耐压均相同。例如，第三晶体管m3、第四晶体管m4和第一晶体管m1均为pmos管，且第三晶体管m3、第四晶体管m4和第一晶体管m1的耐压均相同。可以理解的，第三晶体管m3、第四晶体管m4和第一晶体管m1可以为完全相同的晶体管。
80.此外，对应于第一级联晶体管模块m10与第二晶体管m2垂直级联于下拉电流路径中，第三晶体管m3、第四晶体管m4和第二晶体管m2的器件结构与耐压均相同。例如，第三晶体管m3、第四晶体管m4和第二晶体管m2均为nmos管，且第三晶体管m3、第四晶体管m4和第二晶体管m2的耐压均相同。可以理解的，第三晶体管m3、第四晶体管m4和第二晶体管m2可以为完全相同的晶体管。
81.在此基础上，本技术实施例还提供了一种运算放大器100，其包括：用于提供差分电压信号的输入级电路110，以及如前述任一实施例所述的输出级电路120。
82.本技术实施例所提供的运算放大器100可以应用于示波器模拟前端芯片中。
83.应当理解，以上实施例均为示例性的，不用于包含权利要求所包含的所有可能的实施方式。在不脱离本公开的范围的情况下，还可以在以上实施例的基础上做出各种变形和改变。同样的，也可以对以上实施例的各个技术特征进行任意组合，以形成可能没有被明确描述的本发明的另外的实施例。因此，上述实施例仅表达了本发明的几种实施方式，不对本发明专利的保护范围进行限制。

技术特征：

1.一种输出级电路，应用于运算放大器，其特征在于，包括：用于与输入级电路连接的第一输入端和第二输入端；所述输入级电路与所述输出级电路共同应用于所述运算放大器，所述输入级电路用于提供差分电压信号至所述第一输入端和所述第二输入端；用于提供输出信号的输出端；用于连接第一电源的第一电源节点；用于连接第二电源的第二电源节点；其中，电源电压存在于所述第一电源节点与所述第二电源节点之间；第一晶体管，连接于上拉电流路径中；其中，所述上拉电流路径从所述第一电源节点延伸至所述输出端；所述第一晶体管的栅极与所述第一输入端连接；第二晶体管，连接于下拉电流路径中；其中，所述下拉电流路径从所述输出端延伸至所述第二电源节点；所述第二晶体管的栅极与所述第二输入端连接；级联晶体管模块，与所述第一晶体管垂直级联于所述上拉电流路径中，和/或，与所述第二晶体管垂直级联于所述下拉电流路径中。2.根据权利要求1所述的输出级电路，其特征在于，所述级联晶体管模块包括第一级联晶体管模块，所述第一级联晶体管模块至少包括第三晶体管和第四晶体管。3.根据权利要求2所述的输出级电路，其特征在于，还包括：第一偏置电路，用于将第一偏置信号传输至所述第三晶体管的栅极，所述第一偏置电路连接在电源电压和接地端之间。4.根据权利要求3所述的输出级电路，其特征在于，所述第一级联晶体管模块与所述第一晶体管垂直级联于所述上拉电流路径中；所述第三晶体管的源极与所述第一晶体管的漏极连接；所述第一偏置电路连接在电源电压和接地端之间，包括：所述第一偏置电路的一端连接至第三电源节点，所述第一偏置电路的另一端连接至接地端；所述第三电源节点与所述第一电源节点彼此独立。5.根据权利要求2或3所述的输出级电路，其特征在于，还包括：第二偏置电路，用于将第二偏置信号传输至所述第四晶体管的栅极，所述第二偏置电路连接在所述输出端和接地端之间。6.根据权利要求2所述的输出级电路，其特征在于，所述第一级联晶体管模块与所述第一晶体管垂直级联于所述上拉电流路径中；所述级联晶体管模块还包括：第二级联晶体管模块，与所述第二晶体管垂直级联于所述下拉电流路径中；所述第二级联晶体管模块与所述第一级联晶体管模块不同。7.根据权利要求6所述的输出级电路，其特征在于，所述第二级联晶体管模块包括双极结型晶体管。8.根据权利要求6或7所述的输出级电路，其特征在于，还包括：第三偏置电路，用于将第三偏置信号传输至所述第二级联晶体管模块所包括的晶体管的栅极，所述第三偏置电路包括偏置晶体管，所述偏置晶体管与所述第二级联晶体管模块所包括的晶体管组成电流镜结构。9.根据权利要求6或7所述的输出级电路，其特征在于，还包括：
第三偏置电路，用于将第三偏置信号传输至所述第二级联晶体管模块所包括的晶体管的栅极，所述第三偏置电路连接在所述第二电源节点和接地端之间。10.一种运算放大器，其特征在于，包括：用于提供差分电压信号的输入级电路，以及如权利要求1-9中任意一项所述的输出级电路。

技术总结

本申请实施例提供一种输出级电路及运算放大器，包括：用于与输入级电路连接的第一输入端和第二输入端；用于提供输出信号的输出端；用于连接第一电源的第一电源节点；用于连接第二电源的第二电源节点；第一晶体管，连接于上拉电流路径中；其中，上拉电流路径从第一电源节点延伸至输出端；第一晶体管的栅极与第一输入端连接；第二晶体管，连接于下拉电流路径中；其中，下拉电流路径从输出端延伸至第二电源节点；第二晶体管的栅极与第二输入端连接；级联晶体管模块，与第一晶体管垂直级联于上拉电流路径中，和/或，与第二晶体管垂直级联于下拉电流路径中。如此，在不改变第一晶体管和第二晶体管的情况下，提升输出级电路的输出电压摆幅。电压摆幅。电压摆幅。