半导体器件的制作方法

1.本公开涉及半导体器件和制造其的方法。

背景技术：

2.由于各种原因，包括为了满足对客户所期望的更高性能水平的需求，半导体器件已经变得日益高度集成。
3.典型的二维或平面半导体器件的集成主要由单位存储器单元所占据的面积决定。减小单位存储器单元所占据的面积需要(例如，经由半导体光刻)形成精细图案的能力，因此，平面半导体器件的集成受到用于形成精细图案的技术水平的显著影响。然而，由于通常需要非常昂贵的工艺设备来产生越来越精细的图案，所以关于增加二维半导体器件的集成密度存在实际的限制。因此，已经提出了包括三维排列的存储器单元的三维半导体存储器器件。

技术实现要素：

4.本公开的方面提供了具有垂直沟道晶体管(vct)结构的半导体器件，该半导体器件具有改善的电特性。
5.本公开的方面提供了制造具有vct结构的半导体器件的方法，该半导体器件具有改善的电特性。
6.根据本公开的一些实施方式，一种半导体器件可以包括：衬底；导电线，在衬底上并在第一方向上延伸；以及绝缘图案层，在衬底上并具有在与第一方向交叉的第二方向上延伸的沟槽。沟槽可以具有朝导电线内部扩展的扩展部分。该半导体器件可以包括沟道层，该沟道层在沟槽的相对的侧壁上并连接到导电线的由沟槽的扩展部分暴露的区域。该半导体器件可以包括：第一栅电极和第二栅电极，在沟道层上并分别沿着沟槽的相对的侧壁；栅极绝缘层，在沟道层与第一和第二栅电极之间；掩埋绝缘层，在沟槽内在第一栅电极和第二栅电极之间；以及第一接触和第二接触，分别被掩埋在绝缘图案层中的与沟槽的相对的侧壁相邻的区域中，并分别连接到沟道层的上部区域。
7.根据一些示例实施方式，一种半导体器件可以包括：衬底；多条导电线，在衬底上在第一方向上延伸，并在与第一方向交叉的第二方向上彼此间隔开；绝缘图案层，在衬底上在第二方向上延伸，并具有在第一方向上彼此间隔开的多个沟槽，多个沟槽中的每个沟槽具有扩展到多条导电线的相应导电线中的扩展部分；多个沟道层，在多个沟槽中的每个的相对的侧壁上并在第二方向上排列，沟道层连接到多条导电线中的由多个沟槽的扩展部分暴露的区域；多个第一栅电极和多个第二栅电极，在多个沟槽的每个中在多个沟道层上，并分别在多个沟槽的每个的相对的侧壁上延伸；多个栅极绝缘层，在多个沟槽的每个中在多个沟道层与多个第一栅电极和多个第二栅电极之间；多个掩埋绝缘部分，分别在多个沟槽内并在多个第一栅电极和多个第二栅电极之间；以及多个第一接触和多个第二接触，被掩埋在绝缘图案层中并连接到多个沟道层的与多个沟槽中的每个的相对的侧壁相邻的上部
区域。
8.根据一些示例实施方式，一种半导体器件包括：衬底；导电线，在衬底上在第一方向上延伸；绝缘图案层，在衬底上并具有在与第一方向交叉的第二方向上延伸的沟槽；沟道层，布置在沟槽的相对的侧壁上并在沟槽的底部电连接到导电线，沟道层包括氧化物半导体；第一栅电极和第二栅电极，分别在沟槽的相对的侧壁上在沟道层上；栅极绝缘层，在沟道层与第一和第二栅电极之间，并在沿第一方向截取的截面中具有u形；掩埋绝缘部分，在沟槽内在第一栅电极和第二栅电极之间，并包括与绝缘图案层的材料不同的材料；以及第一接触和第二接触，与沟道层的相应上部区域电连接。
9.根据一些示例实施方式，一种制造半导体器件的方法包括：在衬底上形成在第一方向上延伸的导电线；在衬底上形成氧化物绝缘层，该氧化物绝缘层覆盖导电线；形成沟槽，该沟槽在氧化物绝缘层中在第二方向上延伸并具有暴露导电线的区域的底部，第二方向与第一方向交叉；形成沟道层，该沟道层在沟槽的相对的侧壁上包括氧化物半导体并连接到导电线的暴露区域；在沟槽的内侧壁上形成栅极绝缘层，该栅极绝缘层覆盖沟道层；在沟槽的相对的侧壁中的每个上在沟道层上形成第一栅电极和第二栅电极；在沟槽内在第一栅电极和第二栅电极之间形成掩埋绝缘部分，该掩埋绝缘部分包括与氧化物绝缘层的材料不同的材料；形成连接到沟道层的相应上部区域的第一接触和第二接触；以及在含氧气氛中对沟道层进行退火。
附图说明
10.本公开的以上及其它的方面、特征和优点将由以下结合附图的详细描述被更清楚地理解。
11.图1是根据一些示例实施方式的半导体器件的平面图。
12.图2a和图2b分别是图1的半导体器件沿着线i-i'和ii-ii'截取的截面图。
13.图3是在图1的半导体器件的区域“a”中的存储器单元晶体管(mct)阵列的平面图。
14.图4是图3的mct阵列沿着线i1-i1'截取的截面图。
15.图5至图9是根据一些示例实施方式的半导体器件的截面图。
16.图10a至图17a是示出根据一些示例实施方式的制造半导体器件的方法的操作的流程截面图，图10b至图17b分别是图10a至图17a所示的截面结构的平面图。
17.图18是根据一些示例实施方式的半导体器件的截面图。
18.图19是示出形成图18的半导体器件的工艺的截面图。
具体实施方式
19.在下文中，将参照附图描述一些示例实施方式。
20.图1是根据一些示例实施方式的半导体器件的平面图，图2a和图2b分别是图1的半导体器件沿着线i-i'和ii-ii'截取的截面图。
21.参照图1、图2a和图2b，根据一些示例实施方式的半导体器件100可以包括使用半导体存储器器件实现的单元阵列。如图1所示，单元阵列可以包括在第一方向d1上纵长延伸的多条位线bl以及在与第一方向d1交叉的第二方向d2上纵长延伸的多条字线wl。单元阵列可以包括多个存储器单元晶体管mct，每个存储器单元晶体管mct布置在多条字线wl中的一
字线wl和多条位线bl中的一位线bl之间的相应交叉处。多个数据存储元件ds中的至少一个可以布置在多个单元晶体管mct的每个上。
22.衬底101可以是硅衬底、锗衬底或硅锗衬底。绝缘层105可以在衬底101上。半导体器件100可以具有这样的结构，其中多条位线bl、多个存储器单元晶体管mct、多条字线wl以及多个数据存储元件ds在衬底101上在垂直于衬底101的上表面的第三方向d3上依次堆叠。
23.多条位线bl可以包括在衬底101上在第二方向d2上并排排列的多条导电线110。多条导电线110中的每条可以在第二方向d2上具有宽度。多条导电线110可以通过绝缘层105与衬底101电分离。多条导电线110可以通过第一绝缘图案层108彼此分隔开。第一绝缘图案层108可以具有与多条导电线110的上表面基本上共面的上表面。多条导电线110中的每条可以包括单个导电层或多个导电层。例如，位线bl可以包括掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电的金属氮化物(钛氮化物、钽氮化物等)、金属(钨、钛、钽等)和金属-半导体化合物(钨硅化物、钴硅化物、钛硅化物等)中的至少一种。在一些示例实施方式中，多条导电线110可以各自包括第一导电层112(诸如钨(w))和布置在第一导电层112上的第二导电层115(诸如钛氮化物(tin))。在一些示例实施方式中，第一绝缘图案层108可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。
24.字线wl可以在衬底101上与存储器单元晶体管mct的第一栅电极150a和第二栅电极150b连接和/或包括存储器单元晶体管mct的第一栅电极150a和第二栅电极150b。在单元阵列(见图1)中，字线wl可以在第一方向d1上彼此间隔开。图3是在图1的半导体器件的区域“a”中的存储器单元晶体管(mct)阵列的平面图。与图1一起参照图3，第一栅电极150a和第二栅电极150b中的每个可以在第二方向d2上纵长延伸，并且可以被提供为在第二方向d2上排列的多个存储器单元晶体管mct的栅电极。在一些示例实施方式中，字线wl可以被提供为连接到第一栅电极150a和第二栅电极150b的单独的导电线。例如，这样的字线(未示出)可以包括与位线bl的导电材料类似的导电材料，并且可以在第一绝缘层181上并与第一栅电极150a和第二栅电极150b的上端连接。
25.如上所述，存储器单元晶体管mct的栅极可以连接到字线wl，存储器单元晶体管mct的源极可以连接到位线bl。
26.根据一些示例实施方式的半导体器件100的存储器单元晶体管mct可以包括垂直沟道晶体管(vct)。这样的垂直沟道晶体管可以包括沟道层130，该沟道层130具有在垂直于衬底101的上表面的第三方向d3上延伸的沟道长度。
27.第二绝缘图案层120可以在第一绝缘图案层108和多条导电线110上。第二绝缘图案层120可以包括限定垂直沟道晶体管区域的沟槽t。沟槽t可以在第二方向d2上延伸，导电线110的部分区域可以通过沟槽t的底表面暴露(见图12a和图12b)。在一些示例实施方式中，沟槽t可以具有朝导电线110内部扩展的扩展部分te。换句话说，沟槽t的扩张或扩展部分te可以扩展到导电线110或其一部分中。如图2a所示，沟槽t的扩展部分te可以布置在导电线110的第二导电层115中。第二绝缘图案层120可以包括与第一绝缘图案层108的材料类似的材料。例如，第二绝缘图案层120可以包括硅氧化物层和硅氮氧化物层中的至少一个。
28.多个沟道层130可以在沟槽t的相对的侧壁上，并且可以连接到导电线110的由沟槽t的扩展部分te暴露的区域。换句话说，多个沟道层130可以在沟槽t内。多个沟道层130可以在第一方向d1和第二方向d2上排列成矩阵形式以分别设置在导电线110的由沟槽t暴露
的区域上。
29.在一些示例实施方式中并且如在图2a中所见，沟道层130可以在沿第一方向d1的截面中具有u形。具体地，如图2a所示，沟道层130可以具有在第三方向d3上沿着第二绝缘图案层120的沟槽t的相应且相对的侧壁延伸的第一垂直沟道元件130a和第二垂直沟道元件130b、以及连接第一垂直沟道元件130a和第二垂直沟道元件130b并沿着沟槽t的底部延伸的水平连接部分130c。沟道层130可以具有在第一方向d1上限定的宽度和在第三方向d3上的高度(图4的lc)。沟道层130的高度(图4中的lc)可以大于沟道层130的宽度。例如，沟道层130的高度可以是沟道层130的宽度的约2至10倍，但本公开及其示例实施方式不限于此。
30.第一垂直沟道元件130a和第二垂直沟道元件130b中的每个可以具有在水平方向(例如，第一方向d1)上与导电线110(或其一部分)重叠的下部区域。导电线110(例如，其中没有形成沟槽t的区域)的上表面可以高于第一垂直沟道元件130a和第二垂直沟道元件130b的最低水平。水平连接部分130c可以连接到导电线110。水平连接部分130c的上表面可以低于导电线110的上表面。在一些实施方式中，水平连接部分130c可以被掩埋在导电线110内。
31.在一些实施方式中，第一接触170a和第二接触170b可以在第二绝缘图案层120中被掩埋在第二绝缘图案层120的与沟槽t的相对的侧壁相邻的相应区域中。第一接触170a和第二接触170b可以连接到沟道层130的上部区域。第一接触170a可以连接到第一垂直沟道元件130a，第二接触170b可以连接到第二垂直沟道元件130b。第一接触170a和第二接触170b可以在水平方向(例如，第一方向d1)上与沟道层130部分地接触。
32.如上所述，沟道层130的下部区域或底部部分(例如，水平连接部分130c)可以连接到导电线110并且可以提供第一源极/漏极区，沟道层130的上部区域可以连接到第一接触170a和第二接触170b并且可以提供第二源极/漏极区。沟道层130的在第一源极/漏极区和第二源极/漏极区之间的区域(例如，第一和第二垂直沟道元件130a和130b的部分区域)可以用作沟道区。
33.在一些示例实施方式中，如图2a、图2b和图3所示，第二绝缘图案层120的上表面的一部分可以在第一接触170a和第二接触170b之间的区域中被提供为存储器单元晶体管mct的上表面。第二绝缘图案层120的这样的开放的上部区域可以被提供为到沟道层130的路径，当在氧气氛中应用退火工艺以改善沟道层130(例如，氧化物半导体)的特性时，氧可以通过该路径被引入到沟道层130中。稍后将参照图4对此进行详细描述。
34.在一些示例实施方式中，沟道层130可以具有低泄漏电流特性，并且可以包括可堆叠的氧化物半导体。例如，沟道层130可以包括含铟(in)的氧化物半导体。沟道层130可以包括诸如铟镓锌氧化物(igzo)、铟锡锌氧化物(itzo)、铟锡镓氧化物(itgo)、铟钨氧化物(iwo)、铟锡氧化物(ito)、zno和cu2o之一的氧化物半导体。在一些示例实施方式中，沟道层130可以具有多层结构。例如，沟道层130可以包括非晶铟镓锌氧化物(a-igzo)和c轴对齐的结晶铟镓锌氧化物(caac-igzo)的组合、a-igzo和尖晶石igzo的组合、或者igzo和其它氧化物半导体的组合。沟道层130不限于此。在一些实施方式中，沟道层130可以具有比硅的带隙能量大的带隙能量。例如，沟道层130可以是具有约1.5ev至5.6ev或约2.0ev至4.0ev的带隙能量的多晶或非晶层。沟道层130可以包括mos2、ws2、石墨烯或六方氮化硼(h-bn)。
35.栅极绝缘层140可以围绕沟道层130的侧壁。在一些示例实施方式中，栅极绝缘层
140可以在第二方向d2上延伸以覆盖沿着单个沟槽t排列的多个沟道层130(见图3)。栅极绝缘层140可以在沿第一方向d1的截面(见图2a)中具有u形，其类似于沟道层130的u形截面。在一些示例实施方式中，如图2a所示，栅极绝缘层140可以包括在第一垂直沟道元件130a上的第一栅极绝缘元件140a、在第二垂直沟道元件130b上的第二栅极绝缘元件140b、以及将第一栅极绝缘元件140a和第二栅极绝缘元件140b彼此连接的底部绝缘部分140c。栅极绝缘层140可以包括硅氧化物层、硅氮氧化物层、具有比硅氧化物层高的介电常数的高k电介质层和/或其组合，本公开不限于此。高k电介质层可以包括但不限于hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、al2o3或其组合。
36.第一栅电极150a和第二栅电极150b可以在沟道层130的相应且相对的侧壁上，栅极绝缘层140插置在其间。如图3所示，第一栅电极150a和第二栅电极150b可以被分成在单个沟槽t中分别布置为对应于沟道层130的第一垂直沟道元件130a和第二垂直沟道元件130b的多个栅电极。第一栅电极150a和第二栅电极150b可以包括掺杂的多晶硅、金属、导电的金属氮化物、导电的金属硅化物、导电的金属氧化物和/或其组合。例如，第一栅电极150a和第二栅电极150b可以包括但不限于掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
和/或其组合。
37.如图2a和图3所示，在单个沟槽t中的每个沟道层130以及在沟道层130上彼此面对的第一栅电极150a和第二栅电极150b可以构成双晶体管结构tc。即，每个双晶体管结构tc可以包括具有两侧对称结构的两个单位晶体管单元uc。第一垂直沟道元件130a、第一栅电极150a以及栅极绝缘层140的在它们之间的部分可以构成一个单位晶体管单元uc。类似地，第二垂直沟道元件130b、第二栅电极150b以及栅极绝缘层140的在它们之间的部分可以构成另一个单位晶体管单元uc。
38.掩埋绝缘部分160可以在单个沟槽t中在第二方向d2上沿着面对的单位晶体管单元uc。掩埋绝缘部分160可以在第二方向d2上延伸以沿着第一栅电极150a和第二栅电极150b之间的空间填充沟槽t中的剩余空间的一些或全部(见图3)。掩埋绝缘部分160可以具有与沟道层130的上端基本上共面的上表面。此外，掩埋绝缘部分160的上表面可以与栅极绝缘层140的上端以及第一和第二栅电极150a和150b的上端基本上共面。
39.多个互连部分190可以在存储器单元晶体管mct的上表面上的第一绝缘层181中连接到第一接触170a和第二接触170b。多个互连部分190可以延伸以在第三方向d3上与沟道层130的部分区域重叠。多个互连部分190可以分别布置在第一接触170a和第二接触170b上，并延伸到沟道层130当中的相邻沟道层的上端。如图1所示，多个互连部分190可以排列成矩阵以在第一方向d1和第二方向d2上彼此间隔开。例如，互连部分190可以包括但不限于掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
或其组合。
40.第二绝缘层183可以在第一绝缘层181上，数据存储元件ds可以在第二绝缘层183中或上。数据存储元件ds可以排列成矩阵形式以分别对应于互连部分190(见图1)。数据存储元件ds可以是可存储数据的存储器元件。每个数据存储元件ds可以是使用电容器的存储器元件、使用磁隧道结图案的存储器元件、或使用包括相变材料的可变电阻器的存储器元件。作为示例，每个数据存储元件ds可以是电容器。每个存储器单元晶体管mct可以被配置
为连接到相应的数据存储元件ds。在一些实施方式中，数据存储元件ds可以是电容器，存储器单元晶体管mct的漏极可以连接到该电容器。
41.具体地，每个数据存储元件ds可以包括连接到相应互连部分190的第一电极el1、电介质层dl和第二电极el2。在一些示例实施方式中，数据存储元件ds可以共用单个电介质层dl和单个第二电极el2。换句话说，可以提供多个第一电极el1，并且单个电介质层dl可以覆盖第一电极el1的表面。单个第二电极el2可以提供在单个电介质层dl上。每个第一电极el1可以呈一端敞开的圆筒的形式。第二电极el2可以填充第一电极el1的圆筒的内部。本公开及其第一电极el1不限于这样的结构。例如，第一电极el1可以被提供为柱结构。
42.第一电极el1和第二电极el2中的每个可以包括金属(例如，钛、钽、钨、铜或铝)、导电的金属氮化物(例如，钛氮化物或钽氮化物)和掺杂的半导体材料(例如，掺杂的硅或掺杂的锗)中的至少一种。电介质层dl可以包括高k电介质材料(例如，铪氧化物、铪硅氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物、铅锌铌酸盐和/或其组合)。
43.在一些示例实施方式中，如上所述，沟道层130特别是其第一垂直沟道元件130a和第二垂直沟道元件130b可以在与导电线110以及第一接触170a和第二接触170b部分地重叠的同时，接触导电线110以及第一接触170a和第二接触170b。因此，沟道层130可以形成为具有比沟道层130的物理上的垂直长度lc小的有效沟道长度。结果，可以改善沟道层130的导通电流特性(即ion)。在下文中，将参照图4对此进行更详细的描述。
44.图4是图3的mct阵列的沿着线i1-i1'截取的截面图。
45.参照图4，沟道层130的垂直长度lc(或者换句话说，第一和第二垂直沟道元件130a和130b的高度)可以被定义为沟槽t的深度。在一些示例实施方式中，垂直长度lc可以被表示为第二绝缘图案层120的高度与沟槽t的形成在导电线110中的扩展部分te的深度之和。
46.第一垂直沟道元件130a和第二垂直沟道元件130b中的每个的下部区域可以在水平方向(例如，第一方向d1)上与导电线110重叠一宽度，该宽度对应于沟槽t的扩展部分te的深度da。导电线110的其中没有形成沟槽t的区域的上表面可以比第一和第二栅电极150a和150b的最低水平高出由da'表示的高度。第一垂直沟道元件130a和第二垂直沟道元件130b中的每个的上部区域可以在水平方向(例如，第一方向d1)上与第一接触170a和第二接触170b部分地重叠第一接触170a和第二接触170b被掩埋的深度db。
47.沟道层130的有效沟道长度le可以被定义为通过将重叠部分的总长度da+db排除出沟道层130的物理上的垂直长度lc而获得的值(例如，le＝lc
–
da
–
db)。如上所述，可以在结构上调整与源/漏电极对应的元件的布置以减小沟道层130的有效沟道长度le，因此，可以改善沟道层130的导通电流特性(即ion)。例如，沟道层130的有效沟道长度le可以在从10nm至200nm的范围内。重叠部分的宽度da和db中的每个可以是50nm或更小，例如在从2nm至50nm的范围内。
48.诸如氧化物半导体(例如，igzo)的沟道层材料在可堆叠并具有低泄漏电流特性的同时，由于相对低的载流子迁移率而在电流特性方面可能是有问题的。然而，沟道层可以被改变为具有与第一接触170a和第二接触170b和/或导电线110重叠的结构，从而可以显著改善电流特性。例如，当沟道层是igzo时，通过采用与图2a的结构类似的结构，导通电流(ion)特性可以提高10至20倍。在一些示例实施方式中，仅第一和第二接触170a和170b或者仅导
电线110可以在水平方向(例如，第一方向d1)上与沟道层130重叠(见图8和图9)。
49.此外，可以将退火工艺应用于多个沟道层130以改善电特性(例如，当关断时的沟道泄漏电流特性)。例如，当多个沟道层130包括氧化物半导体时，可以在氧气氛中应用退火工艺。
50.在一些示例实施方式中，可以形成一路径，在氧气氛中的退火工艺期间，氧经该路径被引入穿过第二绝缘图案层120的在第一接触170a和第二接触170b之间的区域以渗透到沟道层130中，如图4的
①
所指。第二绝缘图案层120可以是含氧的绝缘材料。例如，第二绝缘图案层120可以包括硅氧化物(sio2)或硅氮氧化物(sion)。
51.此外，本公开提供了在氧退火工艺期间保护特定区域免受氧渗透影响的几种方法。
52.为了保护第一栅电极150a和第二栅电极150b免受氧渗透的影响(见
②
)，掩埋绝缘部分160可以被提供为不同于第二绝缘图案层120的材料。例如，掩埋绝缘部分160可以被提供为氧阻挡层。在一些示例实施方式中，掩埋绝缘部分160可以包括绝缘材料，该绝缘材料具有在相同或同等条件(例如，退火条件)下比第二绝缘图案层120的材料中的氧扩散率低的氧扩散率。例如，掩埋绝缘部分160可以包括硅氮化物(sin
x
)、硅氮氧化物(sion)或铝氧化物(alo
x
)。
53.可以通过第一接触170a和第二接触170b保护沟道层130中的对应于源极/漏极的区域免受氧渗透的影响(见
③
)。第一接触170a和第二接触170b可以包括导电材料，该导电材料具有在相同或同等条件(例如，退火条件)下比第二绝缘图案层120的材料中的氧扩散率低的氧扩散率。例如，第一接触170a和第二接触170b可以包括tin、w、cu、ti、ta、tan和mo中的至少一种。
54.图5至图9是根据一些示例实施方式的半导体器件的截面图。
55.参照图5，根据一些示例实施方式的半导体器件100a可以被理解为类似于图1至图4所示的半导体器件100，除了掩埋绝缘部分160'可以由与第二绝缘图案层120相同的材料形成。此外，根据图5的一些示例实施方式的元件可以参照图1至图4所示的半导体器件100的相同或相似元件的描述来理解，除非另有说明。
56.根据一些示例实施方式的半导体器件100a可以包括具有与第二绝缘图案层120相同的绝缘材料的掩埋绝缘部分160'。例如，掩埋绝缘部分160'和第二绝缘图案层120可以包括硅氧化物层和硅氮氧化物层中的至少一个。在一些示例实施方式中，在形成沟道层130之后并且在形成掩埋绝缘部分160'之前(例如，见图13a和图13b)，可以在氧气氛中执行退火工艺。在这种情况下，即使当掩埋绝缘部分160'由诸如硅氧化物的含氧绝缘材料形成时，也可以防止第一和第二栅电极150a和150b的特性受到退火的不利影响。
57.参照图6，根据一些示例实施方式的半导体器件100b可以被理解为类似于图1至图4所示的半导体器件100，除了沟道层130在水平方向(例如，第一方向d1)上不与导电线110以及第一和第二接触170a和170b重叠。此外，根据图6的一些示例实施方式的元件可以参照图1至图4所示的半导体器件100的相同或相似元件的描述来理解，除非另有说明。
58.根据一些示例实施方式的半导体器件100b可以引入其中沟道层130在水平方向(例如，第一方向d1)上不与导电线110以及第一和第二接触170a'和170b'重叠的配置，而不是如图2a所示的用于改善沟道层130的特性并保护栅电极150a和150b免受退火工艺影响的
配置。具体地，第二绝缘图案层120的上表面区域的一部分可以在相邻的沟槽之间特别是在第一接触170a'和第二接触170b'之间被暴露，使得沟道层130可以在退火工艺期间被通过第二绝缘图案层120的暴露区域引入的氧补救(cure)以显著改善沟道层130的泄漏电流特性。与第二绝缘图案层120不同，掩埋绝缘部分160可以由不含氧的绝缘材料形成。因此，可以保护第一栅电极150a和第二栅电极150b免受氧渗透的影响，该氧渗透可能在形成存储器单元晶体管mct之后的退火工艺中发生。
59.参照图7，根据一些示例实施方式的半导体器件100c可以被理解为类似于图1至图4所示的半导体器件100，除了沟道层130'可以在被分成第一垂直沟道元件130a和第二垂直沟道元件130b之后被提供。此外，根据图7的一些示例实施方式的元件可以参照图1至图4所示的半导体器件100的相同或相似元件的描述来理解，除非另有说明。
60.根据一些示例实施方式的半导体器件100c可以被配置为使得分别被提供为单位晶体管单元的沟道的第一垂直沟道元件130a和第二垂直沟道元件130b可以彼此分隔开。尽管在参照图2a讨论的示例实施方式中，在双晶体管结构tc中共用单个沟道层130，但是第一垂直沟道元件130a和第二垂直沟道元件130b可以以与第一栅电极150a和第二栅电极150b类似的方式在沟槽的底部彼此不连接。第一和第二垂直沟道元件130a和130b的下部区域可以各自连接到导电线110。在一些示例实施方式中，因为第一和第二垂直沟道元件130a和130b的下部区域的底部以及侧表面连接到导电线110，所以可以提供足够的接触面积。
61.参照图8，根据一些示例实施方式的半导体器件100d可以被理解为类似于图1至图4所示的半导体器件100，除了沟槽(或沟道层130)不朝导电线110'内部扩展。此外，根据图8的一些示例实施方式的元件可以参照图1至图4所示的半导体器件100的相同或相似元件的描述来理解，除非另有说明。
62.在一些示例实施方式中，作为漏极接触的第一和第二接触170a和170b可以在水平方向(例如，第一方向d1)上与沟道层130重叠，而作为源极接触的导电线110'可以在水平方向(例如，第一方向d1)上不与沟道层130重叠。因此，可以仅通过掩埋第一接触170a和第二接触170b来减小沟道长度。
63.具体地，与参照图2a讨论的示例实施方式类似，第一接触170a和第二接触170b可以被掩埋在第二绝缘图案层120中的与沟槽的相对的侧壁相邻的区域中，并且可以分别连接到沟道层130特别是第一和第二垂直沟道元件130a和130b的上部区域的侧表面。另一方面，沟槽可以仅形成到导电线110'的上表面(即第二导电层115'的上表面)并且可以不朝导电线110'内部扩展，沿着沟槽形成的沟道层130可以在导电线110'的上表面上。
64.参照图9，根据一些示例实施方式的半导体器件100e可以被理解为类似于图1至图4所示的半导体器件100，除了第一接触170a'和第二接触170b'没有被掩埋在第二绝缘图案层120中。此外，根据图9的一些示例实施方式的元件可以参照图1至图4所示的半导体器件100的相同或相似元件的描述来理解，除非另有说明。
65.在一些示例实施方式中，作为源极接触的导电线110可以在水平方向(例如，第一方向d1)上与沟道层130重叠，而作为漏极接触的第一和第二接触170a'和170b'可以在水平方向(例如，第一方向d1)上不与沟道层130重叠。因此，与图8所示的示例实施方式不同，可以通过将沟道层的一部分定位在导电线110内部(在凹陷区域中)来减小沟道长度。
66.具体地，类似于图2a所示的示例实施方式，沟槽可以具有朝导电线110内部扩展的
扩展部分(也称为导电线110的“凹陷”)，沿着沟槽形成的沟道层130可以设置在导电线110的凹陷中。沟道层130可以在水平方向(例如，第一方向d1)上与导电线110重叠凹陷的深度。另一方面，第一接触170a'和第二接触170b'可以布置在第二绝缘图案层120上(而不是在第二绝缘图案层120内)，并且可以连接到第一和第二垂直沟道元件130a和130b的上部区域的上表面，而在水平方向(例如，第一方向d1)上没有重叠部分。
67.图10a至图17a是示出根据一些示例实施方式的制造半导体器件的方法的操作的流程截面图，图10b至图17b分别是图10a至图17a所示的截面结构的平面图。
68.根据一些示例实施方式的制造工艺可以被理解为制造图2a所示的半导体器件的存储器单元晶体管的工艺，每个工艺截面图和每个平面图示出了对应于图4和图3的区域。
69.参照图10a和图10b，可以在衬底101上形成具有在第一方向d1上延伸的多个沟槽的第一绝缘图案层108，并且可以在多个沟槽中分别布置多条导电线110。
70.多条导电线110可以在第一方向d1上延伸，并且可以在第二方向d2上并排排列。第一绝缘图案层108可以具有与多条导电线110的上表面基本上共面的上表面。多条导电线110可以通过绝缘层105与衬底101电分离。多条导电线110中的每条可以包括单个导电层或多个导电层。例如，在一些示例实施方式中，导电线110可以具有包括第一导电层112和第二导电层115的双层结构。第一导电层112可以包括钨(w)，第二导电层115可以包括钛氮化物(tin)。第一绝缘图案层108可以包括硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一个。
71.参照图11a和图11b，可以在多条导电线110和第一绝缘图案层108上依次形成绝缘层120'和接触层170l。
72.在本工艺中，在形成沟槽t之前，接触层170l可以被形成，以提供其中稍后将形成的第一和第二接触以及沟道层彼此重叠的布置。绝缘层120'可以通过后续工艺形成为最终结构中的第二绝缘图案层120。绝缘层120'可以包括含氧的绝缘材料以在退火工艺中顺利地引入用于补救沟道层(例如，氧化物半导体)的氧。例如，绝缘层120'可以包括硅氧化物(sio2)或硅氮氧化物(sion)。
73.接触层170l可以包括导电材料，该导电材料具有在相同或同等条件(例如，退火条件)下比绝缘层120'的材料中的氧扩散率低的氧扩散率，以防止氧渗透到将在后续工艺中形成的沟道层的接触区(例如，漏极区)中。例如，接触层170l可以包括tin、w、cu、ti、ta、tan和mo中的至少一种。接触层170l的厚度可以被设为对应于其中沟道层和漏极接触(第一接触和第二接触)在水平方向上重叠的区域的厚度，或者可以被设为略大于该区域的厚度(考虑到图16a的平坦化工艺)。
74.参照图12a和图12b，多个沟槽t可以形成在绝缘层120'和接触层170l中以在与第一方向d1交叉的第二方向d2上延伸。
75.在本工艺中，沟槽t可以形成为具有扩展到导电线110的部分区域中的扩展部分te。每条导电线110可以具有由沟槽t暴露的区域。可以在导电线110的暴露区域中形成与沟槽t的扩展部分te对应的凹陷。如图12a所示，沟槽t的扩展部分te可以在导电线110的第二导电层115中。可以考虑到将在后续工艺中形成的沟道层(特别是水平连接部分)的高度来确定这样的沟槽深度d
t
。例如，沟槽深度d
t
可以对应于沟道层的高度，或者可以被设为略大于沟道层的高度(考虑到图16a的平坦化工艺)。沟槽t的扩展部分te的深度da可以确定导电
线110的在水平方向上与沟道层(图13a的130l)重叠的部分的长度。
76.参照图13a和图13b，沟道层130l可以沿着沟槽t的相对的侧壁形成以连接到导电线110的暴露区域。
77.在一些示例实施方式中，如图13b所示，沟道层130l可以在第一方向d1上沿着相邻的单元(沟槽t)形成并形成为在第二方向上以单元为单位分隔开。沟道层130l可以在由沟槽t的扩展部分te暴露的区域中以及在沟槽t的相对的侧壁上，并且可以延伸到接触层170l的上表面。
78.由于沟槽t的扩展部分te，导电线110和沟道层130l的重叠部分可以具有预定的长度da。类似地，通过在形成沟槽t之前预先形成接触层170l，接触层170l和沟道层130l的重叠部分可以具有预定的长度db。在最终结构中，接触层170l和沟道层130l的重叠部分的长度可能通过诸如抛光工艺的平坦化工艺稍微减小。
79.一些示例实施方式中的沟道层130l可以包括氧化物半导体，该氧化物半导体可以是可堆叠的并且可以具有低泄漏电流特性。例如，沟道层130l可以包括igzo、itzo、itgo、iwo、ito、zno和cu2o之一。在一些示例实施方式中，沟道层130l可以包括mos2、ws2、石墨烯或h-bn。
80.在一些示例实施方式中，可以在形成沟道层130l之后执行退火工艺。例如，退火工艺可以在氧气氛中执行，并且可以在250℃至400℃(例如，300℃至350℃)的范围内执行30分钟至12小时(例如，1小时至3小时)，本公开不限于此。
81.参照图14a和图14b，可以在沟槽t的内侧壁上依次形成栅极绝缘层140l和栅电极层150l以覆盖沟道层130l。
82.在本工艺中，栅极绝缘层140l和栅电极层150l可以依次共形地形成。在栅极绝缘层140l可以沿着沟道层130形成在沟槽t中之后，栅电极层150l可以沿着栅极绝缘层140l也形成在沟槽t中。例如，栅极绝缘层140l可以包括硅氧化物层、硅氮氧化物层、具有比硅氧化物层高的介电常数的高k电介质层或其组合。高k电介质层可以包括但不限于hfo2、hfsio、hfsion、hftao、hftio、hfzro、zro2、al2o3或其组合。栅电极层150l可以包括掺杂的多晶硅、金属、导电的金属氮化物、导电的金属硅化物、导电的金属氧化物和/或其组合。例如，栅电极层150l可以包括掺杂的多晶硅、al、cu、ti、ta、ru、w、mo、pt、ni、co、tin、tan、wn、nbn、tial、tialn、tisi、tisin、tasi、tasin、rutin、nisi、cosi、iro
x
、ruo
x
和/或其组合，但本公开及其示例实施方式不限于此。
83.参照图15a和图15b，可以去除栅电极层150l的一部分以形成第一栅电极150a和第二栅电极150b，并且可以在沟槽t中形成掩埋绝缘层160l。
84.第一栅电极150a和第二栅电极150b可以通过对栅电极层150l执行选择性各向异性蚀刻工艺来形成。可以各向异性地执行栅电极层150l的选择性蚀刻，以在允许沟槽t的内侧壁上的部分保留的同时去除其它部分。因此，可以形成第一栅电极150a和第二栅电极150b。
85.接下来，可以形成掩埋绝缘层160l以填充沟槽t中的在第一栅电极150a和第二栅电极150b之间的空间。在一些示例实施方式中，掩埋绝缘层160l可以由与被提供为氧渗透路径的绝缘层120'的材料不同的材料形成，以保护第一栅电极150a和第二栅电极150b免受氧渗透的影响。在一些示例实施方式中，掩埋绝缘层160l可以包括绝缘材料，该绝缘材料具
有在相同或同等条件(例如，退火条件)下比绝缘层120'的材料中的氧扩散率低的氧扩散率。例如，掩埋绝缘层160l可以包括硅氮化物(sin
x
)、硅氮氧化物(sion)或铝氧化物(alo
x
)。
86.参照图16a和图16b，可以执行平坦化工艺(例如，到图15a中的“pl”所表示的水平)以暴露接触层170l的上表面。
87.通过平坦化工艺，可以在沟槽t中形成具有彼此面对的两个单位晶体管单元的结构。掩埋绝缘部分160可以在第二方向d2上延伸以沿着第一栅电极150a和第二栅电极150b之间的空间填充沟槽t中的剩余空间的全部或一部分(见图3)。由于平坦化工艺，掩埋绝缘部分160可以具有与沟道层130的上端基本上共面的上表面，并且掩埋绝缘部分160的上表面可以与栅极绝缘层140以及第一和第二栅电极150a和150b的上端基本上共面。
88.参照图17a和图17b，可以图案化接触层170l以形成第一接触170a和第二接触170b，并且绝缘部分120f可以填充其中去除了接触层170l的区域。
89.可以去除沟槽t之间的接触层170l的一部分以按与如图17b所示相同的图案形成第一接触170a和第二接触170b。在一些示例实施方式中，第一接触170a和第二接触170b可以被图案化为在宽度方向(例如，第一方向d1)上具有与沟道层130基本上相同的宽度。
90.在本工艺中，绝缘层120'的部分区域可以通过其中去除接触层170l的区域而暴露，例如通过第一接触170a和第二接触170b之间的空间或在第一方向上彼此相邻的接触170a和170b之间的空间而暴露。此外，其中去除接触层170l的区域可以填充有将被平坦化的绝缘部分120f，从而可以完成最终的第二绝缘图案层120。用于填充的绝缘部分120f可以包括与绝缘层120'相同的材料。
91.如上所述，在形成存储器单元晶体管mct之后，可以执行针对沟道层130的退火工艺。该退火工艺可以与先前的退火工艺结合地执行或者代替先前的退火工艺执行，并且可以在与上述退火条件类似的条件下执行。
92.在这样的退火工艺中，第二绝缘图案层120的暴露的上表面区域(例如，用于填充的绝缘部分120f)可以被提供为一路径，氧通过该路径被引入然后到达沟道层130以改善沟道层130的特性。这样的退火工艺可以在形成如图2a和图2b所示的数据存储元件ds之后单独地执行或者附加地执行。
93.图18是根据一些示例实施方式的半导体器件的截面图，图19是示出形成图18的半导体器件的工艺的截面图。
94.参照图18，根据一些示例实施方式的半导体器件100f可以被理解为类似于图1至图4所示的半导体器件100，除了掩埋绝缘部分160”在其中具有空隙v。此外，根据图18的一些示例实施方式的元件可以参照图1至图4所示的半导体器件100的相同或相似元件的描述来理解，除非另有说明。
95.根据一些示例性实施方式的半导体器件100f可以包括在其中具有空隙v的掩埋绝缘部分160”。掩埋绝缘部分160”可以包括绝缘材料，该绝缘材料具有相对低的氧扩散率以保护第一栅电极150a和第二栅电极150b免受氧渗透的影响。例如，掩埋绝缘部分160”可以包括硅氮化物(sin
x
)、硅氮氧化物(sion)或铝氧化物(alo
x
)。在一些示例实施方式中，空隙v可以形成在掩埋绝缘部分160”中以防止第一栅电极150a和第二栅电极150b的氧化并减少第一栅电极150a和第二栅电极150b之间的耦合。
96.空隙v可以在形成用于掩埋绝缘部分160”的绝缘材料160l”期间形成。如图19所
示，通过在第一栅电极150a和第二栅电极150b之间的空间被不充分地填充的条件下(即，使沉积在该空间的入口部分中的绝缘材料快速合并)执行绝缘材料的沉积工艺，可以形成期望的空隙v。
97.如上所述，一些示例实施方式提供了具有诸如垂直沟道晶体管(vct)的部件的半导体器件，即使采用具有相对低的迁移率的沟道层，该半导体器件也可以确保导通电流特性。
98.虽然上面已经示出和描述了一些示例实施方式，但是对本领域技术人员将明显的是，在不脱离如所附权利要求限定的本发明构思的范围的情况下，可以进行修改和变化。
99.本技术要求2021年5月25日在韩国知识产权局提交的第10-2021-0066831号韩国专利申请的优先权权益，并且上述申请的全部内容通过引用合并于此。

技术特征：

1.一种半导体器件，包括：衬底；导电线，在所述衬底上在第一方向上延伸；在所述衬底上的覆盖所述导电线的绝缘图案层，所述绝缘图案层具有在与所述第一方向交叉的第二方向上延伸的沟槽，所述沟槽具有扩展到所述导电线中的扩展部分；沟道层，在所述沟槽的相对的侧壁上并连接到所述导电线的由所述沟槽的所述扩展部分暴露的区域；第一栅电极和第二栅电极，在所述沟道层上并分别沿着所述沟槽的所述相对的侧壁布置；栅极绝缘层，在所述沟道层与所述第一栅电极和所述第二栅电极之间；掩埋绝缘层，在所述沟槽内在所述第一栅电极和所述第二栅电极之间；以及第一接触和第二接触，分别被掩埋在所述绝缘图案层中的与所述沟槽的所述相对的侧壁相邻的区域中，并分别连接到所述沟道层的上部区域。2.根据权利要求1所述的半导体器件，其中所述导电线包括第一导电层和在所述第一导电层上的第二导电层，所述沟槽的所述扩展部分在所述第二导电层中。3.根据权利要求1所述的半导体器件，其中所述沟槽的所述扩展部分具有50nm或更小的深度。4.根据权利要求1所述的半导体器件，其中所述沟道层包括分别沿着所述沟槽的所述相对的侧壁布置的第一垂直沟道元件和第二垂直沟道元件、以及在所述沟槽的底部将所述第一垂直沟道元件和所述第二垂直沟道元件彼此连接的水平连接部分，所述水平连接部分连接到所述导电线。5.根据权利要求4所述的半导体器件，其中所述第一垂直沟道元件和所述第二垂直沟道元件中的每个具有与所述导电线接触并在水平方向上与所述导电线重叠的下部区域。6.根据权利要求4所述的半导体器件，其中所述导电线的上表面具有一水平，该水平距离所述衬底比所述第一栅电极和所述第二栅电极的最低水平距离所述衬底更远。7.根据权利要求4所述的半导体器件，其中所述栅极绝缘层包括在所述第一垂直沟道元件和所述第一栅电极之间的第一栅极绝缘元件、在所述第二垂直沟道元件和所述第二栅电极之间的第二栅极绝缘元件、以及将所述第一栅极绝缘元件和所述第二栅极绝缘元件彼此连接的底部绝缘层。8.根据权利要求4所述的半导体器件，其中所述第一垂直沟道元件和所述第二垂直沟道元件具有分别与所述第一接触和所述第二接触接触并与所述第一接触和所述第二接触重叠的上部区域。9.根据权利要求1所述的半导体器件，其中所述掩埋绝缘层具有与所述第一栅电极的上端和所述第二栅电极的上端、所述栅极绝缘层的上端以及所述沟道层的上端基本上共面的上表面。10.根据权利要求1所述的半导体器件，其中所述掩埋绝缘层包括与所述绝缘图案层的材料不同的材料。11.根据权利要求10所述的半导体器件，其中所述掩埋绝缘层包括绝缘材料，所述绝缘材料具有在同等条件下比所述绝缘图案层的所述材料中的氧扩散率低的氧扩散率。
12.根据权利要求1所述的半导体器件，其中所述掩埋绝缘层在其中具有空隙。13.一种半导体器件，包括：衬底；多条导电线，在所述衬底上在第一方向上延伸，并在与所述第一方向交叉的第二方向上彼此间隔开；在所述衬底上在所述第二方向上延伸的绝缘图案层，所述绝缘图案层具有在所述第一方向上彼此间隔开的多个沟槽，所述多个沟槽中的每个沟槽具有扩展到所述多条导电线的相应导电线中的扩展部分；多个沟道层，在所述多个沟槽中的每个的相对的侧壁上并在所述第二方向上排列，所述沟道层连接到所述多条导电线中的由所述多个沟槽的所述扩展部分暴露的区域；多个第一栅电极和多个第二栅电极，在所述多个沟槽的每个中在所述多个沟道层上，并分别在所述多个沟槽的每个的所述相对的侧壁上延伸；多个栅极绝缘层，在所述多个沟槽的每个中在所述多个沟道层与所述多个第一栅电极和所述多个第二栅电极之间；多个掩埋绝缘部分，分别在所述多个沟槽内并在所述多个第一栅电极和所述多个第二栅电极之间；以及多个第一接触和多个第二接触，被掩埋在所述绝缘图案层中并连接到所述多个沟道层的与所述多个沟槽中的每个的所述相对的侧壁相邻的上部区域。14.根据权利要求13所述的半导体器件，其中所述多个沟道层包括氧化物半导体，以及其中所述掩埋绝缘部分包括绝缘材料，所述绝缘材料具有在同等条件下比所述绝缘图案层的材料中的氧扩散率低的氧扩散率。15.根据权利要求13所述的半导体器件，还包括：多个数据存储元件，在所述绝缘图案层上并电连接到所述多个第一接触和所述多个第二接触；以及多个互连部分，将所述多个数据存储元件中的相应数据存储元件与所述多个第一接触和所述多个第二接触中的相应接触连接。16.根据权利要求15所述的半导体器件，其中所述多个互连部分分别布置在所述多个第一接触和所述多个第二接触上，并延伸到所述多个沟道层当中的相邻沟道层的上端。17.一种半导体器件，包括：衬底；导电线，在所述衬底上在第一方向上延伸；绝缘图案层，在所述衬底上并具有在与所述第一方向交叉的第二方向上延伸的沟槽；沟道层，布置在所述沟槽的相对的侧壁上并在所述沟槽的底部电连接到所述导电线，所述沟道层包括氧化物半导体；第一栅电极和第二栅电极，分别在所述沟槽的所述相对的侧壁上在所述沟道层上；栅极绝缘层，在所述沟道层与所述第一栅电极和所述第二栅电极之间并在沿所述第一方向截取的截面中具有u形；掩埋绝缘部分，在所述沟槽内在所述第一栅电极和所述第二栅电极之间，并包括与所述绝缘图案层的材料不同的材料；以及
第一接触和第二接触，与所述沟道层的相应上部区域电连接。18.根据权利要求17所述的半导体器件，其中所述掩埋绝缘部分包括绝缘材料，所述绝缘材料具有在同等条件下比所述绝缘图案层的材料中的氧扩散率低的氧扩散率。19.根据权利要求17所述的半导体器件，其中所述沟槽具有扩展到所述导电线中的扩展部分，以及其中所述沟道层具有与所述导电线接触并在水平方向上与所述导电线重叠的下部区域。20.根据权利要求17所述的半导体器件，其中所述第一接触和所述第二接触分别被掩埋在所述绝缘图案层中的与所述沟槽的所述相对的侧壁相邻的区域中，并分别与所述沟道层的所述上部区域接触。

技术总结

一种半导体器件包括：导电线，在衬底上在第一方向上延伸；绝缘图案层，在衬底上并具有在第二方向上延伸的沟槽，沟槽具有扩展到导电线中的扩展部分；沟道层，在沟槽的相对的侧壁上并连接到导电线的由沟槽暴露的区域；第一栅电极和第二栅电极，在沟道层上并分别沿着沟槽的相对的侧壁；栅极绝缘层，在沟道层与第一和第二栅电极之间；掩埋绝缘层，在沟槽内在第一栅电极和第二栅电极之间；以及第一接触和第二接触，分别被掩埋在绝缘图案层中并分别连接到沟道层的上部区域。沟道层的上部区域。沟道层的上部区域。

技术研发人员：

赵珉熙 李基硕 李元锡 柳民泰 朴玄睦 宋宇彬 柳成原

受保护的技术使用者：

三星电子株式会社

技术研发日：

2022.05.24

技术公布日：

2022/11/25