第19卷 第2期 太赫兹科学与电子信息学报Vo1．19，No．2 2021年4月 Journal of Terahertz Science and Electronic Information Technology Apr．，2021 文章编号：2095-4980(2021)02-0228-07
富 帅，倪建军，闫静纯，于双江，刘 涛
(北京空间机电研究所，北京 100094)
摘 要：针对全波形激光雷达中高速率数据采集系统的需求，研制了一种基于时钟网络的高速数据采集与处理系统，对其中的关键技术进行了研究。在对FPGA片同步技术及时钟抖动机理进 行分析的基础上，提出一种以锁相环和时钟缓冲器为主要构建单元的高质量时钟网络管理方法。
该时钟网络管理方法通过对高速ADC输出随路时钟的主动干预，解决了多路高速数据锁存困难的问
题。实验结果显示：该高速数据采集与处理系统已实现高达1.2 GSPS的采样率以及与之匹配的数据
处理速率，有效位数大于8 bit，在实现高速数据采集的同时满足较高分辨力的要求。
关键词：激光测距；全波形；高速数据采集；时钟网络
中图分类号：TN919.3；TP274 文献标志码：A doi：10.11805/TKYDA2020393
Design of high speed data acquisition and processing system
based on clock network
FU Shuai，NI Jianjun，YAN Jingchun，YU Shuangjiang，LIU Tao
(Beijing Institute of Space Mechanics & Electricity，Beijing 100094，China)
Abstract：A high speed data acquisition and processing system based on clock network is developed aiming at the requirement of high speed data acquisition system in full waveform laser radars. The key
techniques are studied in detail. Based on analyzing ChipSync technology and clock jitter, a high quality
碳浆
clock network management method based on PLL and clock buffer is proposed. By using the proposed
method which is based on the active intervention of high speed ADC output on-line clock, the problem of
multi-channel high speed data flip-latch is solved. Experiment results demonstrate that the realized
system can reach the sampling rate of 1.2 GSPS and the Effective Number Of Bit(ENOB) above 8 bit.
Keywords：laser ranging；full waveform；high speed data acquisition；clock network
全波形激光雷达系统工作原理为系统发射的激光脉冲与被测目标发生反射作用，形成含有丰富信息的脉冲回波信号，通过数据采集系统以较高的采样率对回波信号进行采集与数字量化，从而记录下回波全波形信息。波形的采样间隔(即距离分辨力)取决于回波记录的时间间隔(即时间分辨力)，采用较高的采样率可以更详细地感知激光雷达光斑中的被测目标。与传统获取离散点数据的激光雷达[1]相比，用户通过对全波形回波数据进行分析与处理，可以获得更多感兴趣的信息[2-4]。因此，全波形激光雷达系统引起了众多学者的关注。文献[5]对地球科学激光测高系统(Geoscience Laser Altimeter System，GLAS)获取的全波形数据的处理及应用进行了概述。文献[6]利用已有的激光雷达全波形回波数据，分析了不同回波数据处理方法的优缺点。文献[7-8]对激光雷达全波形回波信号的去噪方法进行研究，使用现有激光植被成像传感器(Laser Vegetation Imaging Sensor，LVIS)、GLAS数据验证了去噪方法的 效果。文献[9]研究了光束发射角对激光回波的影响，并通过GLAS实测波形数据进行了实验验证。以上研究，均是建立在全波形回波数据被正确采集并记录的前提条件下进行。为了便于被测地物目标特征的有效识别与提取，全波形高速数据采集与处理技术变得尤为重要。
本文针对如何有效获取全波形回波信息，研制了一种基于时钟网络的高速数据采集与处理系统。该系统以FPGA为核心控制模块，通过对高速ADC输出随路时钟的主动干预，产生多路完全一致的随路时钟信号，解决了多路高速数据锁存困难问题。利用锁相环对低频高质量时钟与高频采样时钟进行自适应同步控制，使高速ADC
收稿日期：2020-08-13；修回日期：2020-11-05
作者简介：富帅(1989-)，男，硕士，主要研究方向为激光红外信号处理。email:**************
第2期 富 帅等：基于时钟网络的高速数据采集与处理系统设计
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在1.2 GSPS 的采样率下输出的多路并行量化数据均能被FPGA 正确接收。时钟网络管理与FPGA 片同步相结合的高速互联接口设计方法，保证了该数据采集与处理系统具有较高的数据采集频率和处理速度。
1 系统概述
1.1 系统组成及工作原理
全波形激光雷达系统由激光发射设备、接收设备、高速数据采集与处理设备以及管理控制设
备组成，系统结构如图1所示。激光发射设备按
照特定频率发射激光脉冲，由被测目标反射回来的微弱回波信号经过激光接收设备转换成电信号，送至高速数据采集与处理设备完成全波形信息的记录。其中，基于时钟网络的高速数据采集与处理系统组成及工作方式如图2所示，主要由信号调理模块、时钟网络管理模块、高速ADC 转换模块及高速差分信号转换模块4部分组成。
高速数据采集系统工作时，激光雷达回波信号经信号调理模块转换为差分信号，进入高速ADC 转换模块进行模数转换，变为多路低电压差分信号(Low Voltage Differential Signaling ，LVDS)，其中包括多路数据信号和一路随路时钟信号。随路时钟信号经过时钟网络管理模块变成多路同频率、同幅值、同相位的低抖动时钟信号，与多路数据信号一起送到FPGA 里面的片同步模块进行正确接收。片同步模块输出的数据被锁存到FPGA 里的先进先出(First In First Out ，FIFO)缓存器，最终由FPGA 中的逻辑单元进行处理后，输出给数据实时显示设备。同时，时钟网络管理模块利用锁相环技术给高速ADC 采样、FPGA 工作提供高质量的时钟信号，保证系统可以稳定可靠工作。
1.2 信号调理模块
差分信号可以抑制共模噪声，提高ADC 转换
的谐波性能，有利于提高系统的信噪比，因此本文
选用模拟输入信号为差分信号类型的高速ADC 转换芯片[10]。电路设计中通常采用运算放大器或变压器实现单端信号转换为差分信号，运用运算放大器的转换电路允许直流信号通过。相比于变压器，更容易对链路增益进行控制。在高速ADC 的前端采
用全差分运算放大器构成信号调理电路，将单端信
号转换为差分信号，如图3所示。高速ADC 的输
入信号采用直流耦合模式，将其U OCM 引脚与全差
分运算放大器的U OCM 引脚相连，使两者的共模输出电压保持一致，以便于经过调理后的信号与高速ADC 的输入动态范围相适应。
Fig.3 Schematic diagram of signal conditioning module
图-5 V U
230 太赫兹科学与电子信息学报 第19卷
虹吸式咖啡壶1.3 时钟网络管理模块
高速ADC 转换芯片每个通道输出2组，共24对差分量化数据信号，并伴有1对用于锁存这些高速数据的差分随路时钟信号。因数据信号和随路时钟信号速率快，且数据信号数量远远大于随路时钟信号数量(24:1)，受到FPGA 固有管脚分布的限制，所有数据信号不能处于同一个时钟区域下，因此仅使用一个随路时钟不能锁存所有数据信号。为解决单一时钟不易于锁存多路数据的问题，本文提出一种时钟网络管理方法，此方法的硬件电路主要由电荷泵锁相环(Charge Pump PLL ，CPPLL)和时钟缓冲器两部分组成，其中CPPLL 主要负责消除时钟的抖动，以提供给高速ADC 转换芯片稳定的采样时钟。时钟缓冲器则负责将高速ADC 输出单一随路时钟进行“复制”，生成多路同幅值、同相位、同频率的时钟基准源，经过高速差分信号转换模块后，送入FPGA 用于锁存多路并行数据。高速数据采集与处理系统的时钟管理网络见图4。
1.3.1CPPLL
在高速数据采集与处理系统中，采样时钟的信号质量直接影响整个系统的性能指标[11]。随着采样信号的带宽和频率的不断提高，对采样时钟的稳定度要求也越来越高，而时钟抖动是衡量时钟质量的关键指标。根据分辨力、最大输入频率及最大信号幅度来定义ADC 的抖动(所有抖动的总和)：
()
j(max)in(P -P)FSR +1
in =/(2
π)
1
N t U U f ⨯
⨯⨯ (1)
式中：t j(max)为所有抖动源总和的均方根值；in(P -P)U 为模拟输入信号峰峰值；FSR U 为ADC 满量程值；N 为ADC 分辨力；f in 为模拟输入信号的频率。ADC 的抖动主要包括自身的孔径抖动t j-ADC 和采样时钟的抖动t j-CLK ，且满足：
j(max)=
t (2)
ADC 自身带来的抖动是固定的，要保证ADC 的所有抖动总和最小，应尽量减小采样时钟的抖动。
将高频压控晶体振荡器(Voltage-controlled Crystal Oscillator ，VCxO)时钟与低频参考时钟实现同步，利用分频器(Divider)、鉴频鉴相器(Phase Frequency Detector ，PFD)、电荷泵(Charge Pump ，CP)配合可调参数的环路滤波器(Loop Filter ，LPF)、压控晶体振荡器，构成CPPLL 消除时钟抖动，从而输出供高速ADC 使用的高频率、高
质量的采样时钟。已有很多学者对CPPLL 的相关参数设置进行了研究[12-15]，这里不再赘述。 1.3.2时钟缓冲器
为接收高速ADC 的多路并行数据，提出以时钟缓冲器与FPGA 片同步技术(ChipSync)[16]相结合的高速ADC 的接口设计方案。具体工作原理为：将高速ADC 双通道(ADC 采用1:2 Demux 输出模式)输出的48对LVDS 数据直接输入给FPGA ；而经ADC 二分频的2对LVDS 随路时钟信号需经过时钟缓冲器，变为8对同幅值、同相位、同频率的时钟信号输入给FPGA 。其中，48对数据速率为600 Mbps 的LVDS 数据，通过差分数据接口IBUFDS 进入FPGA ，经延时模块(IDELAY)进行相位动态调整后进入串并转换模块(ISERDES)，作1:4的串并转换，数据速率降为原来的1/4(即150 Mbps)。FPGA 使用IBUFGDS 接收8对LVDS 随路时钟信号，经过区域时钟缓冲器(BUFR)为每个ISERDES 提供同源时钟。FPGA 可以单独控制每个I/O 管脚的64阶可编程调节信号延迟的延时模块，使锁存时钟可以精确地对准每根数据线数据有效窗口的中心，保证数据正确锁存到FPGA 中的FIFO 中。FPGA 与高速ADC 的互联接口如图5所示(ADC 双通道接口设计一致，图中只给出ADC 的一个通道结构)：
第2期 富 帅等：基于时钟网络的高速数据采集与处理系统设计
231
1.4 高速差分信号转换模块
时钟网络管理模块输出的时钟信号为低压正发射极耦合逻辑电平(Low Voltage Positive Emitter -Couple Logic ，LVPECL)，而高速ADC 采样时钟接口为LVDS 电平，FPGA 管脚可以接收LVPECL 电
平信号。时钟网络管理模块、高速ADC 和FPGA 三者之间不能直接连接，需采用合适的方式进行电平转换。 1.4.1LVPECL 与LVPECL 互连 时钟网络管理模块与FPGA 之间采用LVPECL 与LVPECL 交流耦合互连方式，如图6所示。LVPECL 电平标准满足共模电压大小为U cc -1.3V(U cc 为芯片供电电压)，
输出电流大小为14 mA ，输出负载匹配阻抗为50 Ω。
以上交流耦合电路满足以下方程：
driver 1
1.3
=14-U R (3)
receiver
receiver 323
1.3=
+-U U R R R ⨯ (4)
pet回收料
23
23
50+R R R R ≈ (5)
本设计的时钟网络管理模块发送端供电电压为3.3 V ，即U driver =3.3 V ，FPGA 接收端供电电压为2.5 V ，杏仁脱皮机
即U receiver = 2.5 V ，根据式(3)解得R 1=142 Ω，式(4)~(5)解得R 2=96 Ω, R 3=104 Ω。实际应用中，取R 1为150 Ω，R 2,R 3为100 Ω。
1.4.2LVPECL 与LVDS 互连 时钟网络管理模块与高速ADC 之间采用LVPECL 与LVDS 交流耦合互连方式，见图7。LVDS 电平标准要求共
模电压大小为1.2 V ，LVPECL 输出电流大小为14 mA ，输
出负载匹配阻抗为50 Ω[17-19]。
LVPECL 发送端通过输出电阻R 4实现对地14 mA 的直流通路，根据式(3)取R 4为150 Ω。U cc =3.3 V ，通过电
开口料阻R 6,R 7组成分压网络，为LVDS 接收端提供1.2 V 共模电压，取R 6=16.9 k Ω, R 7=10 k Ω，差分匹配电阻R 5=100 Ω。
1.5 高速ADC 转换模块
高速ADC 转换模块选用双通道、低功耗模数转换芯片，其结构如图8所示。该芯片采用单电源1.9 V 供电，
采样精确度为12位，单通道采样力可达1.6 GSPS ，当使用双通道对同一信号进行交织采样时，采样频率最高可达3.2 GSPS 。每个通道转换器均具有1:2多路分配器(Demux)，可以将输出数据的速率降为输入采样频率的一半。
Z 0=50 Ω Z 0=50 Ω
Z 0=50 Ω Z 0=50 Ω
Fig.5 Schematic diagram of interconnecting between FPGA and ADC
ISERDES 1:4
ISERDES 1:4北斗通信模块
232
太赫兹科学与电子信息学报 第19卷
该芯片还具有自动校准、通道掉电、满量程范围设置等功能。
本系统使用采样时钟的上升沿对模拟信号进行采样，采样时钟频率为1.2 GHz ，2个通道独立工作，每个通道采用1:2 Demux 模式输出数据，即I 路输出使用数据总线DI,DID ，共24对LVDS 并行数据信号；Q 路输出使用数据总线DQ,DQD 。
2 系统验证实验
2.1 系统静态性能测试
使用研发的高速数据采集与处理系统，设置高速ADC 以1.2 GHz 的采样时钟工作，分别对Agilent 信号源产生的10 MHz,30 MHz 的正弦信号进行采集，采集到的数据通过Camera Link 接口传送到PC 机，使用Matlab 软件对波形数据进行恢复，如图9~10所示。根据图中采样点个数推算出被采样波形信号频率，与信号源输出频率一致。图中恢复的波形幅值大小与信号源设置的输出波形幅值大小一致，从而证明了高速数据采集与处理系统电路设计的正确性。
2.2 系统动态性能测试
2.2.1高速ADC 动态性能测试
高速ADC 工作的采样率为 1.2 GSPS ，使用Agilent 信号源产生不同频率的正弦信号[20-21]，频率范围为 800 kHz~100 MHz 。通过高速数据采集与处理系统对10个不同频率的正弦信号进行采集，在每个频率节点下对波形进行10次采集，对每次采集的4 096个采样点进行数据处理分析，信噪比(SNR)和
有效位(ENOB)统计实验结果分别如表1所示。图11是频率为4.98 MHz 正弦信号的一次采集数据处理分析结果。
0 100 200 300 400 500 600 700 800 900 1 000
x :517 y :157.8
x :637 y :157.9
200150100500-50-100-150
-200
x :472 y :126.9
x :512 y :126.9
return
return
return
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