一种占空比调节器的制作方法

1.本发明涉及半导体设备领域，并且更具体地，本发明涉及一种占空比调节器。

背景技术：

2.对于一些半导体设备，可能存在调节占空比的需求。在一些情况下可能只希望调节下降沿，而上升沿保持不变。
3.例如，作为示例，对于ddr5而言，可以根据jedec(固态电子协会)jesd79-5a规范标准的第4.41章节对双向数据控制引脚(dqs)内部时钟占空比进行调节。然而，占空比调节可能会影响tdqsck时序，这是不期望看到的。

技术实现要素：

4.本发明涉及一种占空比调节器，包括：占空比预调节pre_dca电路，所述pre_dca电路设置在延时锁相环dll电路中，并且被配置用于缩短输入信号的高电平部分；以及占空比调节dca电路，所述dca电路设置在所述dll电路中并耦合到所述pre_dca电路，并且所述dca电路被配置用于：接收来自所述pre_dca电路的信号，以及进一步调节从所述pre_dca电路输出的信号的占空比。
5.如上所述的占空比调节器，所述输入信号为脉冲信号，其中，所述pre_dca电路被配置用于缩短所述输入信号的高电平部分包括：通过使所述脉冲信号的上升沿延时来缩短所述脉冲信号的高电平部分，其中所述dll电路在锁定之后使得经延时的上升沿重新与所述dll电路的时钟信号的上升沿对齐。
6.如上所述的占空比调节器，所述dca电路被配置用于进一步调节从所述pre_dca电路输出的信号的占空比包括：调节从所述pre_dca电路输出的信号的下降沿。
7.如上所述的占空比调节器，所述dca电路在所述dll电路锁定后调节从所述pre_dca电路输出的信号的下降沿。
8.如上所述的占空比调节器，所述pre_dca电路和所述dca电路设置在所述dll电路中的mmic电路之后。
9.如上所述的占空比调节器，所述占空比调节器包括用于ddr5单相双向数据控制引脚dqs内部时钟的占空比调节器。
10.如上所述的占空比调节器，所述pre_dca电路包括反相器、延时部件、与非门，所述dca电路包括反相器、延时部件、或非门，延时部件被配置用于执行正延时或负延时。
11.如上所述的占空比调节器，在所述pre_dca电路中：所述与非门的第一输入是原始输入脉冲，第二输入是经过所述pre_dca电路的延时部件的脉冲；在所述dca电路中：所述或非门的第一输入是来自所述pre_dca电路的脉冲，第二输入是来自所述pre_dca的并且经过所述dca电路的延时部件的脉冲。
12.如上所述的占空比调节器，所述pre_dca电路的延时部件包括14个延时单元，所述pre_dca电路被配置用于：通过启用14个延时单元中的7个延时单元，来将输入信号的高电
平部分缩短固定的7个步，作为默认设置。
13.如上所述的占空比调节器，所述占空比调节器被配置用于使用模式寄存器mr43 op[2:0]来指定所述dca电路的占空比调节的步，并使用mr43 op[3]来指定步的正号或者负号，并且所述步包括-7至+7共14个步，其中，所述14个步通过利用并联的14个延时单元不同状态的组合来实现，每个延时单元的状态包括“1”或“0”，每个延时单元的状态“1”指示产生延时的有效状态，状态“0”指示不产生延时的无效状态。
[0014]
如上所述的占空比调节器，所述dca电路被配置用于进一步调节从所述pre_dca电路输出的信号的占空比包括：执行用于加宽从所述pre_dca电路输出的信号的高电平部分的7个步作为默认设置，以补偿在所述pre_dca电路中用于缩短的7个步，其中所述dca电路执行用于加宽的7个步包括将14个延时单元中的7个延时单元设置为状态1，作为默认设置的用于加宽的7个步被设置成步的“0”状态；并且所述dca电路被进一步配置用于执行：a)步+1至+7中的任一个的加宽高电平的操作，其中步+1至+7分别对应于14个延时单元中的8至14延时单元设置为状态1，或者b)步为-1至-7中的任一个的缩短高电平的操作，其中步-1至-7分别对应于14个延时单元中的6至0延时单元设置为状态1。
[0015]
如上所述的占空比调节器，每个步的调节范围为2ps-4ps，14个步总的调节范围为28ps-56ps。
[0016]
如上所述的占空比调节器，所述延时单元包括电容器，所述电容器为与非门、或者或非门，包括2个pmos和2个nmos。
[0017]
本发明还涉及一种延时锁相环dll电路，所述dll电路包括上述任一项的占空比调节器。
附图说明
[0018]
为了进一步阐明本发明的各实施例，将参考附图来呈现本发明的各实施例的更具体的描述。应当理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对本发明所要求保护范围的限制。
[0019]
此外，应当理解，附图中示出了各个部件的主要连接关系，而非所有连接关系。并且，出于解释本发明技术方案的原因，附图示出了示例性部件。实际应用中可以包括更多或更少的部件。
[0020]
图1是示出占空比调节的范围和步的示意图；
[0021]
图2a是用于增加信号的占空比的占空比调节电路及其时序图；
[0022]
图2b是用于减少信号的占空比的占空比调节电路及其时序图；
[0023]
图3a是占空比预调节(pre_dca)电路及其时序图；
[0024]
图3b是占空比调节(dca)电路及其时序图；
[0025]
图4a-4c是用于占空比调节的延时部件的非限制性示例；
[0026]
图5a-5b是包括pre_dca电路和dca电路的延时锁相环(dll)电路的示意图及pre_dca电路和dca电路输出信号的时序图；并且
[0027]
图6是dca电路的示意图及模式寄存器位与用于占空比调节的步以及延时部件状态之间的对应关系示意图。
具体实施方式
[0028]
下面的详细描述参照附图进行。附图以例示方式示出可实践所要求保护的主题的特定实施例。应当理解，以下具体实施例出于阐释的目的旨在对典型示例作出具体描述，但不应被理解成对本发明的限制；本领域技术人员在充分理解本发明精神主旨的前提下，可对所公开实施例作出适当的修改和调整，而不背离本发明所要求保护的主题的精神和范围。
[0029]
在以下的详细描述中，阐述了众多具体细节以便提供对各个所描述的实施例的透彻理解。然而，对本领域的普通技术人员将显而易见的是，无需这些具体细节就可实践所描述的各种实施例。除非另外定义，否则在本文中所使用的技术和科学术语应具有与本公开所属领域的普通技术人员所通常理解的相同含义。
[0030]
本技术的说明书和权利要求书中的术语“第一”、“第二”等并不意味着任何顺序、数量或重要性，而是仅用于区分不同的组件或特征。实施例是示例性的实现或示例。说明书中对“实施例”、“一个实施例”、“一些实施例”、“各种实施例”或“其他实施例”的引用意味着结合实施例描述的特定特征、构造或特性包括在本技术的至少一些实施例中，但不必是全部实施例。“实施例”、“一个实施例”、或“一些实施例”的各种出现并不一定都指代相同的实施例。来自一个实施例的元素或方面可与另一实施例的元素或方面组合。
[0031]
本发明的技术方案涉及一种占空比调节器，包括：占空比预调节pre_dca电路，pre_dca电路可以设置在延时锁相环dll电路中，并且可以被配置用于缩短输入信号的高电平部分；以及占空比调节dca电路，dca电路可以设置在dll电路中并耦合到pre_dca电路，并且dca电路可以被配置用于：接收来自pre_dca电路的信号，以及进一步调节从pre_dca电路输出的信号的占空比。通过将用于缩短输入信号的高电平部分的pre_dca电路设置在dll中，可以利用dll的电路特性使得信号的上升沿保持不变，如以下更详细描述的。此外，本发明的技术方案在dll锁定之后进行占空比的进一步调节将不会改变tdqsck时序或对其造成影响，从而实现在没有对tdqsck时序造成影响的情况下实现对输入信号的占空比调节，如以下更详细描述的。
[0032]
以下描述中，为了便于理解，本文主要针对ddr5展开对本发明技术方案的详细描述。然而，应当理解的是，本发明用于占空比调节的技术不限于仅用于ddr5。本发明的技术方案可用于需要占空比调节任何使用情境中。尤其，本技术的技术对于希望调节下降沿而上升沿保持不变的情况更加有益。
[0033]
对于ddr5而言，可以根据jedec(固态电子协会)jesd79-5a规范标准的第4.41章节将ddr5占空比调节器应用在双向数据控制引脚(dqs)时钟树中。对于单相和多相dqs内部时钟，可以使用不同的模式寄存器定义。例如，模式寄存器mr43 op[3:0]可用于单相dqs内部时钟，而mr43 op[7:0]或mr44 op[3:0]可以用于多相dqs内部时钟。当使用ddr5时，本发明主要针对用于单相dqs内部时钟的占空比调节，其中可mr43 op[2:0]可以用于指定占空比调节的步，op[3]可以用于指定步的正号或者负号。一般而言，电路设计遵循jedec的规范要求。
[0034]
dqs占空比调节可位于dqs时钟树或等效位置之前。占空比调节需要锁定的dll状态，并且将在以下操作中影响dqs和dq占空比：
[0035]
a)读取；
[0036]
b)读取前导码(preamble)训练；
[0037]
c)读取训练模式；
[0038]
d)模式寄存器读取。
[0039]
在dqs时钟树使用单相时钟的方案中，可以根据由占空比调节码所控制的内部时钟来直接调节每个设备所有dqs的占空比。需注意的是，tdqsck不应被占空比调节码改变。
[0040]
全局占空比调节使用“用于单相时钟的占空比调节”模式寄存器位，即mr43:op[3:0]。正向的占空比调节导致较大的占空比，而负向的占空比调节导致较小的占空比。
[0041]
图1示出占空比调节的范围和步的示意图。作为示例而非限制，模式寄存器可以是mr43。对于正向和负向调节，可以分别有7个步，即-7到+7。因此，可以包括共14个步。对于ddr5单相时钟方案，改变脉冲信号的下降沿以进行占空比的调节可以保持tdqsck没有变化。如上所述，对于单相时钟，mr43 op[2:0]可以用于指定占空比调节的步，op[3]可以用于指定正号或者负号。在本发明中，每个步的调节范围可以是约2ps-4ps，因此，14个步总的占空比调节范围可以是约28ps-56ps。
[0042]
图2a是用于增加信号占空比的占空比调节电路及其时序图。该电路设计中使用或非门(nor)212来加宽脉冲信号的高电平部分。或非门212的第一输入引脚可以用于接收输入脉冲，第二输入引脚可以是具相比于第一输入引脚接收到的输入脉冲具有更多延时的特定脉冲。该电路的输入脉冲和输出脉冲之间的差异可以等于该延时。本发明中，加宽脉冲信号的高电平部分发生在脉冲信号的下降沿，因此，该操作不会影响tdqsck时序。
[0043]
在进一步的实施例中，除了或非门212之外，图2a的电路还可以包括用于加宽脉冲高电平的延时部件210。延时部件210可以使用本领域中可用的任何延时部件。在一个非限制实施例中，本发明可采用电容器作为延时部件210。图2a的电路还可以包括若干反相器202-208。反相器的数量可以是图2a中的四个，也可以根据具体情况而采用其他数量，本发明对此不作限制，但一般在逻辑门的每条输入线路上需要有偶数个反相器。如图2a所示，在或非门(nor)212之后、输出之前一般需要设置反相器214，以使得输入和输出同相。
[0044]
图2b是用于减少信号占空比的占空比调节电路及其时序图。该电路设计中使用与非门(nand)242来缩短脉冲信号的高电平部分。类似地，与非门242的第一输入引脚可以用于接收输入脉冲，第二输入引脚可以是：相比于第一输入引脚接收到的输入脉，高电平部分更窄的特定脉冲。输出的脉冲信号中被缩短的高电平部分可以是由特定脉冲所引起的延时。缩短脉冲信号的高电平部分发生在脉冲信号的上升沿。上升沿的变化会影响tdqsck时序。
[0045]
类似地，除了与非门242之外，图2b的电路还可以包括用于缩短脉冲高电平部分的延时部件240。延时部件240可以使用本领域中可用的任何延时部件。在一个非限制实施例中，本发明可采用电容器作为延时部件240。图2b的电路还可以包括若干反相器232-238。反相器的数量可以是图2b中的四个，也可以根据具体情况而采用其他数量，本发明对此不作限制，但一般在逻辑门的每条输入线路上需要有偶数个反相器。如图2b所示，在与非门(nand)242之后、输出之前一般需要设置反相器244，以使得输入和输出同相。
[0046]
图3a是本发明的占空比预调节(pre_dca)电路及其时序图。本发明将被配置用于缩短输入信号的高电平部分的电路(例如，图2b的电路)作为占空比预调节(pre_dca)电路并将其设置在dll电路中，可以避免对tdqsck时序造成影响。图3a中与图2b相同的部分在此
不再赘述。
[0047]
使脉冲信号的高电平部分缩短可以通过如图2b所示的使脉冲信号的上升沿的计时延后。由于本发明将pre_dca电路设置在dll电路的回路中，因此，如图3a的时序图所示，脉冲信号的上升沿经过pre_dca电路被延时之后，可以在dll电路中在dll锁定之后被重新对齐到时钟信号clk的上升沿，从而避免了对tdqsck时序的影响。脉冲信号的高电平部分因此可在pre_dca电路中被缩短并且被固定下来。而如果pre_dca电路没有被设置在dll电路中，脉冲的上升沿被延时(如图3a的时序图“输出-没有dll”所示)，从而影响tdqsck时序。
[0048]
如上所述，本发明可以借助于与非门来实现脉冲信号高电平部分的缩短。可以在与非门的一个输入中(例如在两个反相器306、308之间)加入延时部件。在优选的实施例中，延时部件可以是可用于实现如上所述的14个步的14个并联的延时单元。每个延时单元可以在控制信号的控制下处于两个状态中的一个(例如，状态“1”或状态“0”)，从而可以通过14个延时单元的不同状态组合来实现占空比调节的14个步，如以下结合图6更详细描述的。每个延时单元的第一状态(例如，状态“1”)可以指示产生延时，第二状态(例如，状态“0”)可以指示不产生延时。作为示例而非限制，可以在另一输入中(例如在两个反相器302、304之间)也加入同等数量的延时单元，但是这些延时单元可以都被设置为状态“0”，从而不对该线路上的信号施加任何延时。如以下结合图4所述，在本发明的一个实施例中，各个延时单元可以利用电容器来作为延时单元。
[0049]
在本发明的进一步优选的实施例中，本发明的pre_dca电路可以被配置成将用于缩短脉冲的高电平部分的7个步作为默认设置。例如，如图3a所示，7个延时单元被置于“1”状态以用于使脉冲信号的高电平部分缩短，而剩下的7个延时单元被设置为“0”状态。由于是默认设置，因此，可以分别固定各个延时单元的状态，而无需进行进一步的调整。上述默认设置为本发明的优选实施例，本发明还可以使其他数量的延时单元处于“1”状态，而剩下的处于“0”状态。
[0050]
图3b是本发明的占空比调节(dca)电路及其时序图。本发明的占空比调节器可以进一步包括如图3b所示的dca电路。dca电路可以耦合到上述的pre_dca电路。dca电路可以被配置用于接收来自pre_dca电路的信号。dca电路可以被配置用于进一步调节从pre_dca电路输出的信号的占空比。具体地，dca电路可以被配置用于调节从pre_dca电路输出的信号的下降沿。调节下降沿可以包括使下降沿提前(负延时)、延后(正延时)、或保持不变中的至少一项操作。dca电路可以被配置成在dll电路锁定后进行相应的占空比调节操作。如此，在dca电路的操作中也不会对tdqsck时序造成影响。同样地，图3b中与图2a相同的部分在此不再赘述。
[0051]
作为一个优选的实施例，dca电路的默认设置可以是用于加宽的7个步(图3b中“步＝0”的状态)，以补偿在pre_dca电路中用于缩短的7步。用于加宽的7个步包括将14个延时单元中的7个延时单元设置为状态1。然后可以以该默认设置作为调节起点，并通过设置延时来进一步实现正向最大7个步(图3b中的步＝+7)和负向最大7个步(图3b中的步＝-7)，如图3b中所示。正向调节可以实现进一步的加宽，负向调节可以实现缩短(例如相对于clk而言，如图3b时序图所示)。占空比调节的步和14个延时单元的组合状态的对应关系可以参见图6的表格。
[0052]
如上所述，本发明可以使用或非门来实现脉冲信号高电平部分的加宽。可以在或
非门的一个输入中(例如在两个反相器336、338之间)加入延时部件。在优选的实施例中，延时部件可以是可用于实现如上所述的14个步的14个并联的延时单元。每个延时单元可以在控制信号的控制下处于两个状态中的一个(例如，状态“1”或状态“0”)，从而可以通过14个延时单元的不同状态组合来实现14个步，如以下结合图6更详细描述的。每个延时单元的第一状态(例如，状态“1”)可以指示产生延时，第二状态(例如，状态“0”)可以指示不产生延时。
[0053]
如图3a所示，dca电路的默认状态可以是其中的7个延时单元被设置为状态“1”，而剩下的7个延时单元被设置为状态“0”，此状态下的dca电路可以是默认设置(步＝0)，即，使用用于加宽的7个步来补偿pre_dca电路中用于缩短的7步。注意，这里的14个延时单元的状态是可独立控制的，例如通过所示的开关将各个延时单元的状态控制成处于状态“1”或状态“0”。
[0054]
类似地，作为示例而非限制，可以在另一输入中(例如在两个反相器332、334之间)也加入同等数量的延时单元，但是这些延时单元可以都被设置为状态“0”，从而不对该线路上的信号施加任何延时。如以下结合图4所述，在本发明的一个实施例中，各个延时单元可以利用电容器来作为延时单元。
[0055]
图4a-4c是可用于占空比调节的延时部件的示例。作为一个示例而非限制，延时部件可以包括例如设置在两个反相器402、404之间的多个电容器作为延时部件，每个电容器可以作为一个延时单元。作为一个示例，每个延时单元可以是nand(与非门)，每个nand可以具体实现为图4b或图4c的设计。应当理解的是，本文以与非门作为示例进行描述，然而，延时部件也可以包括或非门，或其他的器件。
[0056]
在图4b或图4c中，每个电容器可以包括例如2个pmos、2个nmos。可以通过控制位的控制信号来改变电容器的栅极电容，从而实现控制启用或禁用每个延时单元的功能。负载端连接到图4a中两个反相器402、404之间的线路上。当控制位给出高电平(h)或低电平(l)信号(例如，分别对应于状态“1”和“0”)时，源极电压会产生变化(例如分别产生图4b和图4c中指示的电压“h”和“l”)，从而负载端电容会产生变化，并根据公式τ＝rc可知延时时间将相应地产生变化。该电容变化足够小，从而能够实现小至约2ps的调节步长。然而，应当理解的是，可以采用与图4a-4c不同的延时部件来实现对信号的延时。图4a-4c的实施例仅是用于实现对信号进行延时的一种实现方式。
[0057]
图5a-5b是包括pre_dca电路和dca电路的dll(延时锁相环)电路的示意图及pre_dca电路和dca电路输出信号的时序图。如图5a所示，除了上述的pre_dca电路和dca电路之外，dll电路还可以包括一些其他电路，例如以下所述各项中的一项或多项：相位检测器502，可用于检测时钟信号clk的相位与dll输出信号的相位是否一致；dll控制504，可用于根据相位检测器的比较结果，输出控制信号来控制电压的调节(例如，u电压上调，d电压下调)；电荷泵506，可用于根据dll控制输出的控制信号，输出电压控制信号(vctrl)；电压控制延迟线(vcdl)508，可用于根据电压控制信号进行电压控制；mimic电路510，可用于模拟从clk到dca_out之间的电路部件，以模拟dll电路中因各种因素对输入的clk时钟信号所产生的影响，尤其是占空比的影响。mimic电路510可以耦合到pre_dca电路512。例如，pre_dca电路512可以设置在mimic电路510之后，以接收来自mimic电路510的信号。pre_dca电路512可以进一步耦合到dca电路514。pre_dca电路512和dca电路514的工作原理如上所述，此处
不再赘述。利用本发明如图5a所示的电路图，不仅可以使得输出的dca_out信号与clk是同相的，而且输出的dca_out信号的占空比经调整后是正确的。
[0058]
如上所述，pre_dca电路512通过使输入脉冲信号的上升沿延时来缩短输入信号的高电平部分。通过将pre_dca电路512设置在dll电路中，dll电路可以在锁定之后(如图5b的虚线框部分所示)使经延时的上升沿重新与时钟信号(clk)的上升沿对齐(即，使得两者相位相同)。因此，本发明的技术不会对tdqsck时序造成影响。
[0059]
进一步地，如上所述，与pre_dca电路512耦合的dca电路514可以进一步对来自pre_dca电路512的输出信号dca_pre进行占空比的调节。该调节可以针对脉冲的下降沿。此外，该调节也可以在dll电路的锁定之后。如此，dca电路514的占空比调节操作也不会对tdqsck时序造成影响。
[0060]
图6是根据本公开的实施例的dca电路及其时序图。其中或非门的一个输入线路上具有14个延时单元(例如，加载电容)s1-s14，用于占空比调节的步-7到+7。这14个延时单元各自具有开关，可以在控制信号的控制下在状态“1”和“0”之间进行切换，从而14个延时单元的状态组合可以在步-7到+7范围内对输入信号进行延时调节。如上所述，dca电路的默认设置(步＝0，如虚线框示出)是7个延时单元有效(状态“1”)，以补偿在pre_dca电路中执行的用于缩短的7个步。步+1至+7可以分别对应于14个延时单元中的8至14个延时单元设置为状态“1”，并且步-1至-7分别对应于14个延时单元中的6至0个延时单元设置为状态“1”。步-7可以是所有的14个延时单元无效，可以用于实现相对于clk信号高电平部分缩短7个步；而步+7可以是所有的14个延时单元有效，可以用于实现相对于clk信号高电平部分加宽7个步。
[0061]
如本文所述的，为了便于理解，本说明书主要针对ddr5为例进行描述。然而，本发明不限于在ddr5中应用，而是可用于需要占空比调节任何使用情境中。尤其，本技术的技术对于需要调节下降沿而上升沿保持不变的情况下更加有益。在其他应用情境中，相应的参数可能发生变化，例如步可以是除-7到+7共14个步之外的其他数量的步。其他参数也可能发生变化，并且不限于本文中所描述的特定形式，在此不作一一列举。
[0062]
上文已对本发明的基本概念做了描述。显然，对于本领域技术人员来说，上述披露仅仅作为示例，而并不构成对本技术的限定。虽然此处并没有明确说明，本领域技术人员可能会对本技术进行各种修改、改进和修正。该类修改、改进和修正在本技术中被建议，所以该类修改、改进、修正仍属于本技术实施例的精神和范围。

技术特征：

1.一种占空比调节器，包括：占空比预调节pre_dca电路，所述pre_dca电路设置在延时锁相环dll电路中，并且被配置用于缩短输入信号的高电平部分；以及占空比调节dca电路，所述dca电路设置在所述dll电路中并耦合到所述pre_dca电路，并且所述dca电路被配置用于：接收来自所述pre_dca电路的信号，以及进一步调节从所述pre_dca电路输出的信号的占空比。2.如权利要求1所述的占空比调节器，其特征在于，所述输入信号为脉冲信号，其中，所述pre_dca电路被配置用于缩短所述输入信号的高电平部分包括：通过使所述脉冲信号的上升沿延时来缩短所述脉冲信号的高电平部分，其中所述dll电路在锁定之后使得经延时的上升沿重新与所述dll电路的时钟信号的上升沿对齐。3.如权利要求1所述的占空比调节器，其特征在于，所述dca电路被配置用于进一步调节从所述pre_dca电路输出的信号的占空比包括：调节从所述pre_dca电路输出的信号的下降沿。4.如权利要求3所述的占空比调节器，其特征在于，所述dca电路在所述dll电路锁定后调节从所述pre_dca电路输出的信号的下降沿。5.如权利要求1所述的占空比调节器，其特征在于，所述pre_dca电路和所述dca电路设置在所述dll电路中的mmic电路之后。6.如权利要求1所述的占空比调节器，其特征在于，所述占空比调节器包括用于ddr5单相双向数据控制引脚dqs内部时钟的占空比调节器。7.如权利要求6所述的占空比调节器，其特征在于，所述pre_dca电路包括反相器、延时部件、与非门，所述dca电路包括反相器、延时部件、或非门，延时部件被配置用于执行正延时或负延时。8.如权利要求7所述的占空比调节器，其特征在于，在所述pre_dca电路中：所述与非门的第一输入是原始输入脉冲，第二输入是经过所述pre_dca电路的延时部件的脉冲；在所述dca电路中：所述或非门的第一输入是来自所述pre_dca电路的脉冲，第二输入是来自所述pre_dca的并且经过所述dca电路的延时部件的脉冲。9.如权利要求7所述的占空比调节器，其特征在于，所述pre_dca电路的延时部件包括14个延时单元，所述pre_dca电路被配置用于：通过启用14个延时单元中的7个延时单元，来将输入信号的高电平部分缩短固定的7个步，作为默认设置。10.如权利要求9所述的占空比调节器，其特征在于，所述占空比调节器被配置用于使用模式寄存器mr43 op[2:0]来指定所述dca电路的占空比调节的步，并使用mr43 op[3]来指定步的正号或者负号，并且所述步包括-7至+7共14个步，其中，所述14个步通过利用并联的14个延时单元不同状态的组合来实现，每个延时单元的状态包括“1”或“0”，每个延时单元的状态“1”指示产生延时的有效状态，状态“0”指示不产生延时的无效状态。11.如权利要求10所述的占空比调节器，其特征在于，所述dca电路被配置用于进一步
调节从所述pre_dca电路输出的信号的占空比包括：执行用于加宽从所述pre_dca电路输出的信号的高电平部分的7个步作为默认设置，以补偿在所述pre_dca电路中用于缩短的7个步，其中所述dca电路执行用于加宽的7个步包括将14个延时单元中的7个延时单元设置为状态1，作为默认设置的用于加宽的7个步被设置成步的“0”状态；并且所述dca电路被进一步配置用于执行：a)步+1至+7中的任一个的加宽高电平的操作，其中步+1至+7分别对应于14个延时单元中的8至14延时单元设置为状态1，或者b)步为-1至-7中的任一个的缩短高电平的操作，其中步-1至-7分别对应于14个延时单元中的6至0延时单元设置为状态1。12.如权利要求9或10所述的占空比调节器，其特征在于，每个步的调节范围为2ps-4ps，14个步总的调节范围为28ps-56ps。13.如权利要求10所述的占空比调节器，其特征在于，所述延时单元包括电容器，所述电容器为与非门、或者或非门，包括2个pmos和2个nmos。14.一种延时锁相环dll电路，所述dll电路包括如权利要求1-13中任一项所述的占空比调节器。

技术总结

本发明涉及一种占空比调节器，包括：占空比预调节PRE_DCA电路，所述PRE_DCA电路设置在延时锁相环DLL电路中，并且被配置用于缩短输入信号的高电平部分；以及占空比调节DCA电路，所述DCA电路设置在所述DLL电路中并耦合到所述PRE_DCA电路，并且所述DCA电路被配置用于：接收来自所述PRE_DCA电路的信号，以及进一步调节从所述PRE_DCA电路输出的信号的占空比。调节从所述PRE_DCA电路输出的信号的占空比。调节从所述PRE_DCA电路输出的信号的占空比。