用于非易失性存储器的具有连续验证的编程的制作方法

1.本公开涉及数据存储系统，并且具体地，涉及包括连续验证操作的编程技术。

背景技术：

2.非易失性存储器(诸如闪存存储器设备)已支持消费电子产品的提高的便携性，并且已在适用于云计算和海量存储的相对低功率企业存储系统中得到利用。对在这些领域中几乎持续发展的一直存在的需求通常伴有对提高数据存储容量的需求。对更大存储容量的需求继而加剧了对更大性能的需求(例如，更快的读取和写入)，使得存储容量的添加不会减慢存储器设备。这样，存在增加非易失性存储器的容量和操作速度，以便进一步改善此类设备的有用属性的持续压力。

技术实现要素：

3.本专利申请描述了用于通过减少将数据编程到存储介质并且验证该数据所需的时间量来改善写入性能的各种系统和方法。在所附权利要求的范围内的系统和方法的各种具体实施各自具有若干方面，其中并无单个一者唯一地负责本文所述的所需属性。在不限制所附权利要求的范围的情况下，描述了一些突出特征。在考虑本讨论之后，并且具体地在阅读标题为“具体实施方式”的部分之后，应当理解如何使用各种具体实施的特征来改善写入性能。
附图说明
4.为了更详细地理解本公开，可通过参考各种具体实施的特征得到更具体的描述，这些具体实施中的一些具体实施在附图中示出。然而，附图仅示出了更相关的本公开特征，因此不被认为是限制性的，因为描述可承认其他有效特征。
5.图1是根据一些具体实施的数据存储系统的框图。
6.图2描绘了根据一些具体实施的用于验证编程脉冲的编程方案。
7.图3描绘了根据一些具体实施的用于验证用于特定串的多于一个编程脉冲的编程方案。
8.图4是根据一些具体实施的连续验证操作的时序图。
9.图5是根据一些具体实施的通过重叠使用数据锁存器进行连续验证操作的时序图。
10.根据共同实践，附图中示出的各种特征部可不按比例绘制。因此，为了清楚起见，可任意地扩展或缩减各种特征部的尺寸。此外，一些附图可不描述给定的系统、方法或设备的所有部件。最后，在通篇说明书和附图中，类似的附图标号可用于表示类似的特征部。
具体实施方式
11.图1是数据存储环境(即，数据存储系统100)的具体实施的图。虽然示出了某些特
定特征，但本领域技术人员从本公开将了解，为了简洁起见并未示出各种其他特征，以免模糊本文所公开的示例性具体实施的更相关方面。为此，作为非限制性示例，数据存储系统100包括数据处理系统(另选地在本文称为计算机系统或主机)110和存储设备120。
12.计算机系统110通过数据连接件101耦接到存储设备120。在各种具体实施中，计算机系统110包括存储设备120作为部件。一般来讲，计算机系统110包括任何合适的计算机设备，诸如计算机、膝上型计算机、平板设备、上网本、互联网信息亭、个人数字助理、移动电话、智能电话、游戏设备、计算机服务器、外围部件互连(pci)、串行高级技术附件(sata)或任何其他计算设备。在一些具体实施中，计算机系统110包括一个或多个处理器、一种或多种类型的存储器、显示器和/或其他用户界面部件，诸如键盘、触摸屏显示器、鼠标、触控板、数字相机和/或任何数量的添加功能的补充设备。
13.存储设备120包括一个或多个存储介质130(例如，n个存储介质130，其中n是大于或等于1的整数)。存储介质130通过通道103的数据连接件耦接到存储控制器124。在各种具体实施中，存储控制器124和存储介质130包括在与其构成部件相同的设备(例如，存储设备120)中，而在其他实施方案中，存储控制器124和存储介质130是单独设备或在单独设备中。在一些实施方案中，存储控制器124是专用集成电路(asic)。存储介质130可选地称为nand。
14.每个存储介质130包括控制逻辑132和数据存储装置134。数据存储装置134可包括任何数量(即，一个或多个)的存储器设备，该存储器设备包括但不限于非易失性半导体存储器设备，诸如闪存存储器。闪存存储器设备可被配置用于适用于应用程序(诸如云计算)的企业存储，并且/或者被配置用于相对较小规模的应用程序(诸如用于个人计算机、膝上型计算机和平板计算机的个人闪存驱动器或硬盘替代件)。
15.在一些实施方案中，存储控制器124包括管理模块121、错误控制模块125、存储介质接口128和主机接口129。在一些具体实施中，存储控制器124包括各种附加特征，为了简洁起见并未示出这些附加特征，以免模糊本文所公开的示例性具体实施的更相关特征。这样，特征的不同布置可为可能的。
16.主机接口129将存储设备120及其存储控制器124耦接到一个或多个计算机系统110。主机接口129通常包括数据缓冲器(未示出)以缓冲由存储设备120经由数据连接件101接收和传输的数据。
17.存储介质接口128将存储控制器124耦接到存储介质130。存储介质接口128通过通道103的数据连接件提供与存储介质130的接口。在一些具体实施中，存储介质接口128包括读取和写入电路。
18.错误控制模块125耦接在存储介质接口128和主机接口129之间。在一些具体实施中，提供错误控制模块125以限制意外地引入到数据中的不可校正错误的数量。为此，错误控制模块125包括编码器126和解码器127。编码器126对数据进行编码以产生码字，该码字随后被存储在存储介质130中。当从存储介质130读取编码数据时，解码器127应用解码处理以恢复数据并且在错误控制码的错误校正能力内校正错误。各种错误控制码具有不同错误检测和校正能力，并且针对各种应用选择特定码。
19.管理模块121通常包括用于执行存储在存储器中的模块、程序和/或指令，并且从而执行处理操作的一个或多个处理器122(在本文有时称为cpu、处理单元、硬件处理器、处理器、微处理器或微控制器)。然而，在一些具体实施中，处理器122由在存储控制器124的功
能内并在一些情况下超出其功能的一个或多个部件共享。管理模块121通过通信总线耦接到主机接口129、错误控制模块125和存储介质接口128以便协调这些部件的操作。
20.管理模块121还包括存储器123(在本文有时称为控制器存储器)以及用于将存储器123与处理器122互连的一条或多条通信总线。通信总线可选地包括将系统部件互连并且控制其间通信的电路(有时称为芯片组)。控制器存储器123包括高速随机存取存储器诸如dram、sram、ddr ram或其他随机存取固态存储器设备，并且可包括非易失性存储器诸如一个或多个磁盘存储设备、光盘存储设备、闪存存储器设备或其他非易失性固态存储设备。控制器存储器123可选地包括位于远离一个或多个处理器122的一个或多个存储设备。在一些实施方案中，控制器存储器123或另选地控制器存储器123内的非易失性存储器设备包括非暂态计算机可读存储介质。在一些实施方案中，控制器存储器123或控制器存储器123的非暂态计算机可读存储介质存储程序、模块和/或数据结构或它们的子集或超集，以用于执行本专利申请中关于与存储控制器124相关联的部件中的任一个部件描述的操作中的一个或多个操作。
21.在一些实施方案中，本专利申请中描述的各种操作对应于用于执行对应功能的指令集。这些指令集(即，模块或程序)不需要实现为单独的软件程序、过程或模块，并且因此这些模块的各种子集可在各种实施方案中组合或以其他方式重新布置。在一些实施方案中，存储器123可存储模块和数据结构的子集。此外，存储器123可存储附加模块和数据结构。在一些实施方案中，存储器123或存储器123的非暂态计算机可读存储介质中存储的程序、模块和数据结构提供指令以用于实现下面描述的方法中的任一种方法。换句话讲，存储在存储器123中的程序或模块在由一个或多个处理器122执行时致使存储设备120执行下面描述的操作中的任一个操作。尽管图1示出了各种模块，但图1更多地旨在作为可存在于模块中的各种特征的功能描述，而不是作为本文描述的实施方案的结构图示。在实施过程中，可组合单独地示出的程序、模块和数据结构，并且可分离一些程序、模块和数据结构。
22.当存储控制器124将(程序)数据写入到存储介质130时，要写入的数据经由存储介质接口128跨通道103传送。用于存储器设备的编程方案可包括两种类型的写入操作——“编程”和“验证”。编程操作包括跨多个单元(例如，在块或子块级处，对于连续页面)施加一个或多个编程脉冲，这也称为写入操作。为了对具有单级单元(slc)方案的存储器单元进行编程，可能仅需要一个脉冲。验证操作包括将感测电压施加到最近经受编程操作的多个单元，以便确定每个单元的状态并且验证感测到的状态与预期状态匹配，从而验证编程操作。作为验证操作的结果，存储控制器124可获取关于对应编程操作的通过/失败状态，并且如果任何单元(或多于单元阈值)失败，则可执行后续编程操作，可选地之后执行另一个验证操作。编程/验证循环可重复，直到所有单元通过为止，或者直到达到阈值时间为止。写入性能取决于上述编程和验证操作的效率。本文描述了用于优化写入性能的各种技术。
23.图2描绘了根据一些具体实施的用于验证编程脉冲的三个编程方案210、220和230。在每个方案中，字线(wl)包括存储器单元的n个串(或页面)(str0至strn)，其中n为至少2。
24.在方案210中，逐个串地对单元进行编程和验证。对用于选择字线的str0中的存储器单元进行编程(编程)，之后进行验证操作(验证)。在失败(验证操作确定存储器单元未被充分地编程)的情况下，可针对该串在验证操作之后进行附加编程操作。接着，对用于选择
字线的strl中的存储器单元进行编程和验证，然后对用于选择字线的str2中的存储器单元进行编程和验证，依此类推。字线电压在编程操作之间斜降和斜升。对选择字线的每个串中的单元进行编程和验证所花费的总时间量为tprog。出于非限制性示出目的，使用示例性时序值，单个编程脉冲可需要45μs，并且单次验证可需要37μs。如果字线具有5个串，则对于方案210，tprog＝(45+37)*5＝410μs。
25.在方案220中，连续地(逐个串地)对单元进行编程，但不进行验证。对于slc方案，跳过验证操作可为基于其他因素诸如效率、耐久性和准确性要求的选项。使用上述示例性时序值，对于方案220，tprog＝45*5＝225μs。虽然这是对方案210的tprog的显著改进，但由于跳过验证操作，因此方案220并不提供通过/失败状态(没有关于编程操作是否成功的指示)。根据准确度要求，这可能不是优化写入性能的适当方法。
26.在方案230中，连续地(逐个串地)对单元进行编程，然后在编程操作之后连续地(逐个串地经由连续验证操作231)验证单元。
27.更具体地，存储控制器124通过选择存储介质130的多条字线中的第一字线将数据写入到存储介质130，该第一字线连接到第一多个串(str0-strn)。存储控制器124连续地对连接到第一字线的第一多个串的第一组存储器单元进行编程，其中第一组存储器单元包括来自多个串中的第一串的第一存储器单元(例如，连接到第一字线和str0的slc存储器单元)、来自多个串中的第二串的第二存储器单元(例如，连接到第一字线和strl的slc存储器单元)，以此类推，一直到来自多个串中的第n个串的第n个存储器单元(例如，连接到第一字线和strn的slc存储器单元)。在对第一组存储器单元进行编程之后(在每个单元连接到第一字线和串str0-strn之后)，存储控制器124连续地验证第一组存储器单元的相应编程结果。更详细地，存储控制器124连续地验证来自多个串中的第一串的第一存储器单元(例如，连接到第一字线和str0的slc存储器单元)的编程结果(通过/失败)、来自多个串中的第二串的第二存储器单元(例如，连接到第一字线和str1的slc存储器单元)的编程结果(通过/失败)，以此类推，一直到来自多个串中的第n个串的第n个存储器单元(例如，连接到第一字线和strn的slc存储器单元)的编程结果(通过/失败)。
28.使用上面讨论的示例性时序值，第一验证操作(对于str0)可需要37μs。然而，后续验证操作可仅需要8μs(由于每个页面/串共享相同字线，因此在每次验证操作之间不需要字线电压斜升/斜降，从而导致更有效的验证操作)。这样，对于方案230，tprog＝[45*5]+[37+8*4]＝294μs。此方案比方案210效率更高28％，同时仍提供编程单元的通过/失败状态。这样，方案230提供改进的slc编程性能，而不必牺牲验证操作和它们提供的编程状态指示。换句话讲，方案230通过对共享相同字线的所有串的验证操作分组来在对tprog具有最小影响下提供slc程序状态。
[0029]
对于方案210或230，如果针对特定串的验证操作指示失败编程操作，则可针对该特定串施加另一个编程脉冲(和验证操作)。图3描绘了根据一些具体实施的用于验证用于特定串的多于一个编程脉冲的编程方案310和330(对应于方案210和230)。
[0030]
在方案310中，验证操作314指示针对strl中初始编程脉冲的失败编程操作312。因此，针对str1执行包括编程操作316(用于str1的第二编程脉冲)和验证操作318的第二编程/验证环路。在str1完成并且所有单元均通过或已达到时间阈值之前，不会开始对后续串进行编程。
[0031]
在方案330中，验证操作334指示针对str1中初始编程脉冲的失败编程操作332。因此，针对str1执行包括编程操作336(用于str1的第二编程脉冲)和验证操作338的第二编程/验证环路，之后针对n个串中的每个串执行所有验证操作。对后续串的编程不受由验证操作334指示的失败状态的影响，从而允许优化写入性能，而不必牺牲补救措施来校正错误(例如，后续编程/验证操作336/338)。
[0032]
图4是根据一些具体实施的用于连续验证操作(例如，验证操作231，图2)的时序图400。如上所述，对特定字线的多个串作为组进行连续地验证。通过以此方式组合针对选择字线的多个串的验证操作，选择字线的电压电平不需要在每个验证操作之间放电。这节省了上升/恢复时间(也称为斜升和放电时间)，从而优化了采用此方案的写入(编程/验证)操作的性能。在每个相应验证操作期间用于相应验证操作的选择串的仅漏极侧选择栅极(sgd)接通。
[0033]
更具体地，在针对选择字线的每个串的整个组验证过程中，将选择字线断言为验证电压电平(高于0v但低于读取电压电平)。未选字线被偏置为高(至读取电压电平)以确保它们导电。每条字线(选择和未选)的电压电平在其相应电平处保持断言，直到验证操作中的每个验证操作完成为止(例如，在str4被验证之后)，此时字线可被解除断言。
[0034]
当连续地验证选择字线的每个串(第一串上的第一单元，之后是第二串上的第二单元，之后是第三串上的第三单元，以此类推，并且每个单元连接到选择字线)时，连续地断言用于每个相应串的sgd。在用于特定串的sgd被断言时，特定串中的单元经受验证操作(感测)。
[0035]
每个串的单元的位线(bl)在组验证过程期间也被断言，并且它们在组验证之前保持断言。这是由于采用无闭锁感测。由于正在感测不同串，并且后续串可独立于先前感测到的串而作用，因此导电单元不需要在整个组验证过程中被锁定。这节省了位线上升/恢复时间，从而进一步优化了采用此方案的写入(编程/验证)操作的性能。
[0036]
在一些具体实施中，选择字线的n个串中的每个串与数据锁存器相关联。例如，对于n＝5，存在五个数据锁存器dl1-dl5，以足以保存编程数据的5个页面。在第一验证操作(在str0上)之后，仅需要n-1个(例如，4个)个锁存器。在针对给定串(例如，str0)的验证操作的感测/检测阶段之后，可针对存储控制器124释放该串的数据锁存器(例如，dl1)以输入针对下一条字线的数据(即使在当前字线仍然正被验证时)。这进一步优化了采用此方案的写入(编程/验证)操作的性能。对高速缓存编程不存在性能影响。
[0037]
更具体地，在具有五个数据页面和多条字线(包括第一字线和第二字线)的上述示例之后，存储控制器124将针对第一字线的所有五个串(str0-str4)的数据输入到数据锁存器dl1-dl5中以用于编程。如上文参考方案230(图2)所描述，对针对所有五个串的数据进行编程。在编程之后，验证锁存器dl1中的str0数据，并且释放dl1以用于将锁存器数据编程到第二字线的str0中。在发生这种情况时，锁存器dl2中的(针对第一字线的)str1数据正被验证，以此类推。
[0038]
图5是根据一些具体实施的用于通过重叠使用数据锁存器进行连续验证操作(例如，验证操作231，图2)的时序图500。如上所述，验证操作可包括两个阶段——感测阶段和检测阶段。在感测阶段期间，将选择字线断言为感测电压(例如，高于0v且低于读取电压)，并且确定选择字线的每个串的单元的值(例如，逻辑0或逻辑1)。感测结果存储在数据锁存
器(例如，dl1-dl5)中。在检测阶段期间，对结果(0s和1s)进行计数以决定验证操作结果是通过还是失败。在一些具体实施中，感测阶段和检测阶段可重叠(如时序图500所示)。此类重叠进一步优化了采用此方案的写入(编程/验证)操作的性能。
[0039]
更具体地，用于特定串(例如，str0)的检测阶段可与后续串(例如，str1)的感测阶段重叠。换句话讲，在感测str0之后，str0检测可与str1感测重叠。在感测第一串(str0)之后，sgd可开始使下一个串(str1)斜升，以便对下一个串(str1)执行感测。当感测下一个串(str1)时，对第一串(str0)的检测可以通过/失败结果结束。如果针对第一串(str0)的验证过程通过，则可释放用于第一串的数据锁存器(dl1)(使其可用)以用于接收要编程到下一条字线的第一串(str0)的数据。如果用于第一串(str0)的验证过程失败，则用于第一串的数据锁存器(dl1)可保留数据，使得存储控制器124可在后续循环期间恢复数据并对第一串(str0)重新编程。
[0040]
已参考特定的具体实施描述了前面描述。然而，以上例示性论述并非旨在为穷举性的或者将权利要求限制于所公开的精确形式。鉴于以上教导，许多变型是可能的。选择并且描述了具体实施，以最佳地解释操作原理和实际应用，从而使其他本领域技术人员能够理解。
[0041]
各种附图以特定顺序示出多个元件。然而，并非顺序相关的元件可被重新排序，并且其他元件可被组合或分开。虽然具体地提及了一些重新排序或其他分组，但其他对于本领域的普通技术人员而言将是显而易见的，因此本文呈现的排序和分组不是详尽的替代列表。
[0042]
如本文所用：单数形式“一个”、“一种”和“所述”也包括复数形式，除非上下文另外清楚地指明；术语“和/或”涵盖相关联的列出项目中的一个或多个的所有可能的组合；术语“第一”、“第二”等仅用于区分一个元件与另一个元件，而并非限制元件本身；根据上下文，术语“如果”可被解释为意指“当......时”、“在......时”、“响应于”或“根据”；并且术语“包括(include)”、“包括(including)”和“包括(comprise)”指定特定特征或操作，但不排除附加特征或操作。

技术特征：

1.一种数据存储系统，包括：存储介质，所述存储介质包括单级单元(slc)存储器单元的连接到多条字线的多个串；和存储控制器，所述存储控制器与所述存储介质通信，所述存储控制器包括写入电路，所述写入电路被配置为通过以下方式将数据写入到所述存储介质：选择所述多条字线中的第一字线，所述第一字线连接到第一多个串；对连接到所述第一字线的所述第一多个串的第一组存储器单元连续地编程，其中所述第一组存储器单元包括来自所述多个串中的第一串的第一存储器单元和来自所述多个串中的第二串的第二存储器单元；以及在对所述第一组存储器单元进行编程之后，连续地验证所述第一组存储器单元的相应编程结果，所述第一组存储器单元包括来自所述多个串中的所述第一串的所述第一存储器单元和来自所述多个串中的所述第二串的所述第二存储器单元。2.根据权利要求1所述的数据存储系统，其中，验证相应编程结果包括：将所述第一字线断言为验证电压；在将所述第一字线保持在所述验证电压下的同时，连续地断言和解除断言所述第一组存储器单元的相应存储器单元的相应选择栅极：以及在断言所述相应选择栅极时，连续地感测所述相应存储器单元。3.根据权利要求2所述的数据存储系统，其中，验证相应编程结果还包括：断言所述第一组存储器单元的所述相应存储器单元的相应位线；以及保持断言所述相应位线中的每条位线，同时执行所述相应存储器单元的所述连续感测。4.根据权利要求2所述的数据存储系统，其中，验证相应编程结果还包括：对所述第一组存储器单元的所述相应存储器单元执行无闭锁感测。5.根据权利要求1所述的数据存储系统，其中，所述写入电路进一步被配置为通过以下方式将数据写入到所述存储介质：在验证所述相应编程结果之后：基于所述验证所述相应编程结果在所述第一组存储器单元的特定存储器单元中检测失败编程结果；以及在于所述特定存储器单元中检测到所述失败编程结果之后，重新编程和重新验证所述特定存储器单元。6.根据权利要求1所述的数据存储系统，其中，验证相应编程结果包括：感测所述第一组存储器单元的所述第一存储器单元；基于所述感测使用第一数据锁存器检测所述第一存储器单元的通过状态或失败状态；以及根据检测到的通过状态，释放所述第一数据锁存器。7.根据权利要求6所述的数据存储系统，其中，验证相应编程结果还包括：在所述检测所述第一存储器单元的所述通过状态或所述失败状态期间，感测所述第一组存储器单元的所述第二存储器单元。8.一种将数据写入到数据存储系统的存储介质的方法，所述方法包括：
在与所述存储介质通信的存储控制器处：选择所述存储介质的多条字线中的第一字线，所述第一字线连接到第一多个串；对连接到所述第一字线的所述第一多个串的第一组存储器单元连续地编程，其中所述第一组存储器单元包括来自所述多个串中的第一串的第一存储器单元和来自所述多个串中的第二串的第二存储器单元；以及在对所述第一组存储器单元进行编程之后，连续地验证所述第一组存储器单元的相应编程结果，所述第一组存储器单元包括来自所述多个串中的所述第一串的所述第一存储器单元和来自所述多个串中的所述第二串的所述第二存储器单元。9.根据权利要求8所述的方法，其中，验证相应编程结果包括：将所述第一字线断言为验证电压；在将所述第一字线保持在所述验证电压下的同时，连续地断言和解除断言所述第一组存储器单元的相应存储器单元的相应选择栅极；以及在断言所述相应选择栅极时，连续地感测所述相应存储器单元。10.根据权利要求9所述的方法，其中，验证相应编程结果还包括：断言所述第一组存储器单元的所述相应存储器单元的相应位线；以及保持断言所述相应位线中的每条位线，同时执行所述相应存储器单元的所述连续感测。11.根据权利要求9所述的方法，其中，验证相应编程结果还包括：对所述第一组存储器单元的所述相应存储器单元执行无闭锁感测。12.根据权利要求8所述的方法，所述方法还包括：在所述存储控制器处：在验证所述相应编程结果之后：基于所述验证所述相应编程结果在所述第一组存储器单元的特定存储器单元中检测失败编程结果；以及在于所述特定存储器单元中检测到所述失败编程结果之后，重新编程和重新验证所述特定存储器单元。13.根据权利要求8所述的方法，其中，验证相应编程结果包括：感测所述第一组存储器单元的所述第一存储器单元；基于所述感测使用第一数据锁存器检测所述第一存储器单元的通过状态或失败状态；以及根据检测到的通过状态，释放所述第一数据锁存器。14.根据权利要求13所述的方法，其中，验证相应编程结果还包括：在所述检测所述第一存储器单元的所述通过状态或所述失败状态期间，感测所述第一组存储器单元的所述第二存储器单元。15.一种数据存储系统，包括：存储介质，所述存储介质包括单级单元(slc)存储器单元的连接到多条字线的多个串；和存储控制器，所述存储控制器与所述存储介质通信，所述存储控制器包括：用于选择所述多条字线中的第一字线的装置，所述第一字线连接到第一多个串；用于对连接到所述第一字线的所述第一多个串的第一组存储器单元连续地编程的装
置，其中所述第一组存储器单元包括来自所述多个串中的第一串的第一存储器单元和来自所述多个串中的第二串的第二存储器单元；和用于在对所述第一组存储器单元进行编程之后，连续地验证所述第一组存储器单元的相应编程结果的装置，所述第一组存储器单元包括来自所述多个串中的所述第一串的所述第一存储器单元和来自所述多个串中的所述第二串的所述第二存储器单元。16.根据权利要求15所述的数据存储系统，其中，所述用于连续地验证所述相应编程结果的装置包括：用于将所述第一字线断言为验证电压的装置；用于连续地断言和解除断言所述第一组存储器单元的相应存储器单元的相应选择栅极，同时将所述第一字线保持在所述验证电压下的装置；和用于在断言所述相应选择栅极时，连续地感测所述相应存储器单元的装置。17.根据权利要求16所述的数据存储系统，其中，所述用于验证所述相应编程结果的装置还包括：用于断言所述第一组存储器单元的所述相应存储器单元的相应位线的装置；和用于保持断言所述相应位线中的每条位线，同时执行所述相应存储器单元的所述连续感测的装置。18.根据权利要求16所述的数据存储系统，其中，所述用于验证所述相应编程结果的装置还包括：用于对所述第一组存储器单元的所述相应存储器单元执行无闭锁感测的装置。19.根据权利要求15所述的数据存储系统，其中，所述存储控制器还包括：用于基于所述验证所述相应编程结果在所述第一组存储器单元的特定存储器单元中检测失败编程结果的装置；和用于在于所述特定存储器单元中检测到所述失败编程结果之后，重新编程和重新验证所述特定存储器单元的装置。20.根据权利要求19所述的数据存储系统，其中，所述用于验证所述相应编程结果的装置包括：用于感测所述第一组存储器单元的所述第一存储器单元的装置；用于基于所述感测使用第一数据锁存器检测所述第一存储器单元的通过状态或失败状态的装置；和用于根据所检测到的通过状态释放所述第一数据锁存器的装置。

技术总结

本发明题为“用于非易失性存储器的具有连续验证的编程”。一种数据存储系统，包括：存储介质，该存储介质包括单级单元(SLC)存储器单元的连接到多条字线的多个串；以及存储控制器，该存储控制器与存储介质通信，该存储控制器包括被配置为通过以下方式将数据写入到该存储介质的写入电路：选择该多条字线中的第一字线，该第一字线连接到第一多个串；对连接到该第一字线的该第一多个串的第一组存储器单元连续地编程；并且在对该第一组存储器单元进行编程之后，连续地验证该第一组存储器单元的相应编程结果。相应编程结果。相应编程结果。