数字IC设计基本流程和所使用的工具

数字IC设计基本流程和所使⽤的⼯具

1.前端的verilog代码编写。

2. NOAVS的Debussy和NLint ⽤于做语法的检查。

载人旅行箱

3. synopsys的vcs或者cadence的nc-verilog是主流的simulation软件。

4. 编写constraint-file

5. ⽤synopsys的Design-Compiler 为synthesis。

a)其中还有DFT-compiler，Power_Compiler,library_Complier等，属于DC的附属license。

b)DFT-Compiler的主要⽤途是做完成DFT相关的⼯作（Design-for-test），⽐如scan-DFF的替换，scan-chain的stitch，scan-coverage的check等scan相关的⼯作。

c)Power-compiler完成power的优化，⽐如clock-gating-cell的inserter等。三基光源

d）library-compiler的⽤途是将ip-vender提供的ip的lib档转换成db档，db是synopsys内部的格式，在后⾯的DC，Astro，ICC中都会使⽤，表明ip的timing-info

边沟滑模施工在这步⽣成了netlist和sdc file，提交给backend。

6. backend部分⾸先需要准备database，是有Astro或mikyway 将没有FRAM info的⽂件⽣成milkyway lib。

ip 的mikyway主要包括3部分信息：

1）FRAM外框的⼤⼩和出pin的location，来⾃lef 或者def file

2）LM内部的timing 和连线信息，来⾃db或者lib file

包装箱制作3）版图信息，来⾃GDS file

7. 在所有的standard-cell和ip 的database都准备好之后可以开始floorplan

floorplan可以⽤candence的soc-encounter或者直接在Astro中完成，

推荐是⽤soc-encounter，界⾯好，功能强⼤点。防尘接线盒

8. 真正的backend，Astro或者ic-compiler来完成最后的placement，cts，routing。

tsf过载保护

9. star-rc抽出RC参数，xtalk，抽出cross-talk的info

10. ⽤PT来做最后的timing-check。

11. DRC和LVS

12. Tapeout

本文发布于:2024-09-25 12:21:15，感谢您对本站的认可！

标签：信息部分完成准备设计边沟编写

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