要谈IC设计的流程，⾸先得搞清楚IC和IC设计的分类。
集成电路芯⽚从⽤途上可以分为两⼤类：通⽤IC（如CPU、DRAM/SRAM、接⼝芯⽚等）和专⽤IC（ASIC）（Application Specific Integrated Circuit），ASIC是特定⽤途的IC。从结构上可以分为数字IC、模拟IC和数模混合IC三种，⽽SOC（System On Chip，从属于数模混合IC）则会成为IC设计的主流。从实现⽅法上IC设计⼜可以分为三种，全定制（full custom）、半定制（Semi-custom）和基于可编程器件的IC设计。全定制设计⽅法是指基于晶体管级，所有器件和互连版图都⽤⼿⼯⽣成的设计⽅法，这种⽅法⽐较适合⼤批量⽣产、要求集成度⾼、速度快、⾯积⼩、功耗低的通⽤IC或ASIC。基于门阵列（gate-array）和标准单元（standard-cell）的半定制设计由于其成本低、周期短、芯⽚利⽤率低⽽适合于⼩批量、速度快的芯⽚。最后⼀种IC 设计⽅向，则是基于PLD或FPGA器件的IC设计模式，是⼀种“快速原型设计”，因其易⽤性和可编程性受到对IC制造⼯艺不甚熟悉的系统集成⽤户的欢迎，最⼤的特点就是只需懂得硬件描述语⾔就可以使⽤EDA⼯具写⼊芯⽚功能。 从采⽤的⼯艺可以分成双极型(bipolar)，MOS和其他的特殊⼯艺。硅（Si）基半导体⼯艺中的双极型器件由于功耗⼤、集成度相对低，在近年随亚微⽶深亚微⽶⼯艺的的迅速发展，在速度上对MOS管已不具优势，因⽽很快被集成度⾼，功耗低、抗⼲扰能⼒强的MOS管所替代。MOSFET⼯艺⼜可分为NMOS、
PMOS和CMOS三种；其中CMOS⼯艺发展已经⼗分成熟，占据IC市场的绝⼤部分份额。GaAs器件因为其在⾼频领域（可以在0.35um下很轻松作到
10GHz）如微波IC中的⼴泛应⽤，其特殊的⼯艺也得到了深⼊研究。⽽应⽤于视频采集领域的CCD传感器虽然也使⽤IC⼀样的平⾯⼯艺，但其实现和标准半导体⼯艺有很⼤不同。
在IC开发中，常常会根据项⽬的要求（Specifications）、经费和EDA⼯具以及⼈⼒资源、并考虑代⼯⼚的⼯艺实际，采⽤不同的实现⽅法。
其实IC设计这个领域博⼤精深，所涉及的知识⼯具领域很⼴，本系列博⽂围绕EDA⼯具展开，以实现⽅法的不同为主线，来介绍这三种不同的设计⽅法：全定制、半定制和基于FPGA的IC设计，这三种⽅法在EDA⼯具和流程上都有各⾃鲜明的特⾊，通过介绍这三种IC设计⽅法可以让⼤家对IC设计有个清晰的思路，也顺便介绍了其中涉及到的⼤多数EDA⼯具，并且避免了读者陷⼊IC领域的某些细节中⽽不能⼀窥全貌之嫌。其实，⽆论是IC和ASIC，还是I/O芯⽚、CPU芯⽚在EDA⼯具上的区别都不明显，并且涉及某些应⽤领域的特定的知识，需要读者具备⼀定的背景知识，不适合⽤来作为介绍IC的设计流程的⼊门级题材。 全定制IC设计⽅法，是按照规定的功能与性能要求，先设计出满⾜功能的电路，然后对电路的布局与布线进⾏专门的优化设计，以达到芯⽚的最佳性能。全定制IC设计的主要EDA⼯具有Cadence的Virtu
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oso、Synopsys的Custom Designer（CD）等，这两款⼯具实际上提供⼀个集成设计环境，在这个环境⾥⽤户可以⽅便地配置和利⽤各家EDA的⼯具来完成各个设计阶段的任务。⾸先来看⼀看它的设计基本流程（如下图）。
图1
1. 定义设计规格（Design Specification）
典型的设计规格书描述了电路的功能（电流放⼤能⼒、信噪⽐、带宽等），最⼤可容许的延时，以及其他的物理性能，如功耗等。
通常设计规格书给予电路设计者以较⼤的设计⾃由度：如选择特定的电路拓扑结构，特定器件的位置，输⼊输出pin⾓的位置，MOSFET的宽长⽐等。
下⾯是⼀个⼀个全加器的规格说明书：
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0.8um双井CMOS⼯艺
“加法”“进位”的传递延时⼩于1.2ns
“加法”“进位”的转换时间⼩于1.2ns
电路⾯积⼩于1500平⽅微⽶
动态功耗<1mW（VDD=5V，fmax=20MHZ）
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2. 绘制电路图
电路图绘制⼯具称为Schematic Capture（下图是Virtuoso中的Composer⼯具），可以提供门级和晶体管级的电路图绘制功能，该步骤完成后可以⽣成⽹表⽂件供电路仿真之⽤。需要说明的是，各家产⽣的Schematic⽂件不完全兼容，要从Synopsys的CD中读⼊Virtuoso产⽣的电路图似乎有些困难。再有⼀点就是从⽹表反过来⽣成电路图这⼀功能在这两家的⼯具中都没有被⽀持，有⼀个第三⽅⼯具spicevison有此功能，但是否能导⼊Virtuoso或CD中者不得⽽
知，spicevison这个⼯具的⽤处在于晶体管级的调试（对照⽹表和电路图），不在于其⽣成的电
路图的通⽤性。
图2
卷帘门门板
3. 产⽣⼦电路或电路单元符号
在有层次结构（hierarchical）的电路中，使⽤⽤户⾃定义的电路图符号来代替整个⼦电路块，有利于减少重复绘制这些频繁出现的⼦电路块，使整个顶层的电路整洁⽽有序，避免出现⼀个⼀⼤⽚的扁平（flatten）的电路图。如反相器INV，NOR和NADN等，在设计中⼀般都使⽤⾃定义的电路符号代替，这也是代⼯⼚提供PDK中常⽤的⼀个⼿法。
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4. 电路仿真
这⼀步将调⽤电路仿真器，如HSPICE、SPECTRE、ELDO等来实现电路的仿真，⽤以验证电路的各项电性指标是否符合规格说明书。在集成设计环境中⽤户可以通过配置⾃由地选择使⽤这些仿真器，如在Virtuoso ADE（Analog Design Environment），可以⽅便地使⽤HSPICE来仿真，当然前提是⽣成HSPICE格式的⽹表。
在图1中有⼀个迭代-循环的箭头，说明这⼀步可能需要迭代，若仿真的结果不满⾜规格说明书，需要调整电路图，然后再做仿真。这⼀步由于没有寄⽣参数加⼊⽹表，通常叫做版图前仿真（Pre-layout simulation）。
另外，电路仿真需要代⼯⼚提供的元器件库（代⼯⼚⼀般以PDK包提供给客户，⾥⾯包含各种器件的spice模型，technology file，Design rule等）
5. ⽣成版图
版图的⽣成是⾄关重要的⼀环，是连接电路设计与芯⽚代⼯⼚的⼀个桥梁，版图不仅反映了电路图的连接关系和各种元器件规格，还反映了芯⽚的制造过程和⼯艺（具体将在另⼀篇博⽂中专门叙述）。由电路图Schematic到版图绘制⼀般使⽤集成开发环境中的Layout Editor。⽣成版图有两种途径，⼀是⼿⼯绘制⽽成（根据具体的⼯艺⽂件-technology file），另⼀种是⾃动⽣成（具体可参考Virtuoso Layout，Synopsys的ICWB）。⽣成的⽂件格式为GDSII 或CIF，都是国际流⾏的标准格式。
6. DRC检查
DRC——Design Rule Check，版图⽣成完成后，还需要进⾏“设计规则检查”，这是⼀些由特定的制造⼯艺⽔平确定的规则，如poly-poly contact的最⼩间距，metal-metal的最⼩间距和metal 的最⼤宽度等等。这些规则体现了芯⽚制造的“良率（即合格率）”和芯⽚性能的折衷。（图3 显⽰出有两处违反DRC，都是metal的宽度超过设计规则要求）
EDA⼯具有Cadence Virtuoso iDRC、Dracula（这是⼀个独⽴的版图验证⼯具，具有
DRC/ERC、LVS、寄⽣参数提取等多种功能），Synopsys的Hercules（DRC、LVS检查）。
图3
7. 寄⽣参数提取
当版图的DRC完成之后，需要提取该电路的寄⽣参数以⽤来⽐较精确地模拟现实芯⽚的⼯作情形，寄⽣参数包含寄⽣电阻和寄⽣电容，在⾼频电路设计中还需要提取寄⽣的电感。EDA⼯具主要有StarRC，Calibre，Dracula等。这些寄⽣参数⼀般都简化成⼀个或多个lumped
R/C/L，“插⼊”相应的电路节点处，⼀般都是与电压⽆关的线性⽆源器件。这样经过寄⽣参数提取后⽣成的⽹表⽂件，被称为“post-layout netlist”。
8. LVS检查音频信号分配器
Layout-versus-Schematic (LVS) Check，LVS将⽐较原来的电路图的“拓扑⽹络”与从版图提取出来的拓扑结构，并证明⼆者是完全等价的。LVS提供了另⼀个层次的检查以保证设计的完整性和可靠性——这个版图是原来设计的物理实现。LVS只能保证电路的拓扑结构是⼀致的，并不能保证最后电路的电学性能⼀定满⾜设计规格书。典型的LVS错误为，两个晶体管的不当连接关系，或遗漏的连线等。
9. 后仿真
可以从图1看到，在DRC和LVS这两步上都有返回layout的迭代，说明若要设计流程成功进⾏
到“post-layout simulation”即后仿真这⼀阶段，需要清除所有DRC和LVS的错误信息。后仿真的输⼊是包含原始电路信息以及寄⽣信息的⽹表，是最接近真实电路的⽹表⽂件。通过“后仿真”，可以获得该设计完整真实的性能：延时、功耗、逻辑功能、时序信息等信息，这⼀过程也是验证整个设计是否成功的“最后⼀关”，若不满⾜规格说明书要求则需要从头来过——从调整Schematic开始重新⾛完新⼀轮的设计流程。
与pre-layout仿真（第4步）不同的是，HSPICE或SPECTRE的输⼊⽂件除了原始⽹表外，还须要⼀些寄⽣参数的⽂件（如spf、spef），这⼀种电路仿真⼜称“back-annotation simulation”（具体参见HSPICE⽤户⼿册）。
评价与说明
以上的9个步骤只能保证该设计在simulation的⾓度是经过“验证了的”，并不保证制造出来的电路⼀定和simulation出来的结果⼀致，所以在⼤规模投放代⼯⼚制造（⼜称“流⽚”）之前，还需要经过⼀些⼩批量的“试流⽚”，这叫做“硅验证”（silicon verification）。通过硅验证后的设计才是真正成功的设计，我们经常听说的“硬IP”就是指这⼀类经过硅验证过的成功的设计，“软IP”通常指的是只是通过以上9步的EDA⼯具验证的设计。
另外，与下⼀篇博⽂将要介绍的半定制IC设计流程相⽐，全定制设计缺少“综合（synthesis）、布局布
线（place and route）”等步，说明全定制设计不可能或者很困难实现综合和⾃动布局布线，历史上曾经有很多公司致⼒于此，但都中道崩殂。⽬前的EDA设计流程很多步骤要靠⼿⼯操作，这就需要很多的技巧和设计经验。其次，全定制设计的电路是⼀些规模⽐较⼩，需要⾮常好的性能，并且重复利⽤率很⾼的“关键电路模块”，很多是模拟电路，或数模混合电路，由于其设计过程复杂⽽对设计者的经验要求甚⾼，被业界称之为“艺术品级电路设计”。还有⼀点需要说明，全定制IC设计不等于模拟电路设计，尽管该设计中⼀般模拟成份很⾼，有些数字电路也采⽤这种⽅式设计，这类电路往往需要很⾼的性能（⾼速、低功耗或⾼信噪⽐、低芯⽚⾯积等），采⽤传统的数字电路的“综合”得出来的电路达不到要求，所以也得⽤全定制的⽅案。
触摸笔⽬前业界和学术界⼀直都在研究模拟电路设计⾃动化的EDA⼯具，但达到像数字IC那样⾼的⾃动化程度，尚需时⽇。
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