基于三值忆阻器交叉阵列的编码-存储-译码电路

1.本发明属于电路设计技术领域，涉及一种基于三值忆阻器交叉阵列的非易失性存储应用电路设计，具体涉及一种基于三值忆阻器交叉阵列的编码-存储-译码电路。

背景技术：

2.近年来，在冯诺伊曼体系结构中，数据的存储和处理是相互独立的，处理器和内存之间的信息传输耗费了大量的时间和功耗。但是当前处理器的性能正以惊人的速率增长，内存访问速度的增长却要迟缓得多，这造成了计算机的“存储墙”问题。解决“存储墙”问题的关键就在于将处理器的“计算”和内存的“存储”合二为一。忆阻器因其体积小，功耗低，非易失性的特点，作为存储单元有着天然的优势，且忆阻器有望替代传统cmos晶体管器件来进行数字逻辑运算，因此基于忆阻器的存储器可以集“计算”与“存储”于一体，实现存算一体化。
3.大量的忆阻器可以在一个微观的空间中相互连接，组成忆阻器交叉阵列结构。该结构融合了忆阻器的天然存储优势和交叉阵列大规模并行处理和计算的特点，将具有显著的存算一体化优势，包括巨大的存储量，超高的存储密度和存取速度。目前研究的忆阻器交叉阵列主要是基于二值忆阻器实现，阵列中能够存储的信息量较少，且只能实现二值逻辑。而基于三值忆阻器的交叉阵列可以存储三值信号，不仅能够有效提高非易失性存储器的存储密度，还可以利用其实现三值数字逻辑电路。由于实际电路中存在的多为二值信号，直接存储到交叉阵列中需要耗费较多的阵列单元，因此，构建一种可以将多路二值信号转换为一路三值信号后，再存入三值忆阻器交叉阵列，并能将阵列中取出的三值信号还原为二值信号的电路结构能够进一步完善基于忆阻器的非易失性存储器的存储功能，对现代信息电路的发展具有一定的促进作用。

技术实现要素：

4.本发明的目的是提出一种基于三值忆阻器交叉阵列的编码-存储-译码电路。
5.本发明具体技术方案如下：
6.包括三值编码器电路、三值忆阻器交叉阵列、三值信号转换电路和三值译码器电路四个部分。
7.所述的三值编码器电路包括编码器运行电压源、三个输入三值忆阻器、三个电压控制型开关、三个置位电压源。
8.编码器运行电压源v
run1
的正极接第一编码器输入三值忆阻器m
in1
的正极和第一编码器电压控制型开关s
en1
的负极，第一编码器输入三值忆阻器m
in1
的负极接第一编码器电压控制型开关s
en1
的正极、第二编码器电压控制型开关s
en2
的负极、第二编码器输入三值忆阻器m
in2
的正极，第二编码器输入三值忆阻器m
in2
的负极接第二编码器电压控制型开关s
en2
的正极、第三编码器电压控制型开关s
en3
的负极、第三编码器输入三值忆阻器m
in3
的正极，第三编码器输入三值忆阻器m
in3
的负极接第三编码器电压控制型开关s
en3
的正极；编码器置0电
压源v
set0
的正极接第一编码器电压控制型开关s
en1
的一个控制端，编码器置1电压源v
set1
的正极接第二编码器电压控制型开关s
en2
的一个控制端，编码器置2电压源v
set2
的正极接第三编码器电压控制型开关s
en3
的一个控制端，第一编码器电压控制型开关s
en1
、第二编码器电压控制型开关s
en2
、第三编码器电压控制型开关s
en3
的另一个控制端连接，作为三值编码器电路输出端，与三值忆阻器交叉阵列第一行中的输入控制电压源v的负极连接；编码器运行电压源v
run1
的负极、编码器置0电压源v
set0
的负极、编码器置1电压源v
set1
的负极、编码器置2电压源v
set2
的负极、第三编码器输入三值忆阻器m
in3
的负极接地。
9.所述的三值忆阻器交叉阵列包括m
×
n个阵列单元，每行结构包括输入控制电压源v、晶体管控制电压源v
dd
、开关s，以及n个阵列单元；每个阵列单元包括一个三值忆阻器m和一个pmos管t，pmos管的漏极接三值忆阻器m的正极；同一行每个阵列单元的pmos管的栅极串连，接晶体管控制电压源v
dd
的正极，同一行每个阵列单元的pmos管的源极串连后，通过开关s接输入控制电压源v的正极。
10.每列结构包括一个双向开关k、一个电阻r和m个阵列单元，同一列每个阵列单元中三值忆阻器m的负极串连后接双向开关k的常闭端，双向开关k的一个开合端作为读电路选择端通过电阻r接地，双向开关k的另一个开合端作为写电路选择端直接接地。
11.相邻两行结构的输入控制电压源v的负极通过隔断开关z连接，第一行的输入控制电压源v的负极与三值编码器电路输出端连接，最后一行的输入控制电压源v的负极通过隔断开关z接地，每行结构的晶体管控制电压源v
dd
的负极串连后接地。
12.所述的三值信号转换电路包括两个置位电压源、两个电压控制型开关、一个三值忆阻器和接地开关j。第一转换电压控制型开关s
t1
的正极和第二转换电压控制型开关s
t2
的正极，接三值忆阻器交叉阵列中第一列的双向开关k的读电路选择端，第一转换电压控制型开关s
t1
的负极和第二转换电压控制型开关s
t2
的负极接地；第一转换电压控制型开关s
t1
的一个控制端和第二转换电压控制型开关s
t2
的一个控制端串联后接转换输出三值忆阻器m
in
的正极，转换输出三值忆阻器m
in
的负极通过接地开关j接地；第一转换电压控制型开关s
t1
的另一个控制端接转换置1电压源v
t1
的正极，第二转换电压控制型开关s
t2
的另一个控制端接转换置2电压源v
t2
的正极，转换置1电压源v
t1
和转换置2电压源v
t2
的负极接地。
13.所述的三值译码器电路包括译码器运行电压源、三个输出三值忆阻器、六个电压控制型开关、一个置位电压源、一个辅助电阻和译码控制开关。
14.第一译码器电压控制型开关s
de1
的负极、第二译码器电压控制型开关s
de2
的负极、第三译码器电压控制型开关s
de3
的负极、第四译码器电压控制型开关s
de4
的正极、第五译码器电压控制型开关s
de5
的正极、第六译码器电压控制型开关s
de6
的正极连接后接三值信号转换电路中转换输出三值忆阻器m
in
的负极和辅助电阻r
′
的一端；第一译码器电压控制型开关s
de1
的正极、第二译码器电压控制型开关s
de2
的正极、第三译码器电压控制型开关s
de3
的正极连接后接三值信号转换电路中转换输出三值忆阻器m
in
的正极，并通过译码控制开关k
de
接译码器运行电压源v
run2
的正极；第四译码器电压控制型开关s
de4
的负极、第五译码器电压控制型开关s
de5
的负极、第六译码器电压控制型开关s
de6
的负极接地。
15.第一译码器输出三值忆阻器m
out1
的正极接第一译码器电压控制型开关s
de1
的一个控制端，第一译码器电压控制型开关s
de1
的另一个控制端接第四译码器电压控制型开关s
de4
的一个控制端；第二译码器输出三值忆阻器m
out2
的正极接第二译码器电压控制型开关s
de2
的一个控制端，第二译码器电压控制型开关s
de2
的另一个控制端接第五译码器电压控制型开关s
de5
的一个控制端；第三译码器输出三值忆阻器m
out3
的正极接第三译码器电压控制型开关s
de3
的一个控制端，第三译码器电压控制型开关s
de3
的另一个控制端接第六译码器电压控制型开关s
de6
的一个控制端；第四译码器电压控制型开关s
de4
的另一个控制端、第五译码器电压控制型开关s
de5
的另一个控制端、第六译码器电压控制型开关s
de6
的另一个控制端连接后接译码器置1电压源v
set1
的正极。第一译码器输出三值忆阻器m
out1
的负极、第二译码器输出三值忆阻器m
out2
的负极、第三译码器输出三值忆阻器m
out3
的负极、译码器运行电压源v
run2
的负极、译码器置1电压源v
set1
的负极、辅助电阻r
′
的另一端接地。
16.基于三值忆阻器交叉阵列的编码-存储-译码电路的运行过程分为四个步骤：
17.第一步为读取编码器输入三值忆阻器m
in1-m
in3
的初始状态，确定电路的输入信号；
18.第二步同时进行编码和存储操作，将三路二值信号编码为一路三值信号，并存入三值忆阻器交叉阵列的存储单元中。
19.第三步同时进行信号的读取和转换操作，从交叉阵列中读出的信号为电压信号，这一步骤需要在读出电压信号的同时将其转换为三值忆阻器的阻值信号。
20.第四步为译码操作，将读出的一路三值信号重新还原为三路二值信号。
21.本发明实现了将三路二值信号编码为一路三值信号进行存储，并可通过译码器还原为三路二值信号的功能。本发明仅通过一个阵列存储单元即可实现三路二值信号的存取，能够有效节省存储器的存储空间。本发明结构清晰简单，易于实现，对于基于忆阻器的非易失性存储领域的应用研究具有重要意义。
附图说明
22.图1为本发明中三值编码器电路示意图；
23.图2为本发明中三值忆阻器交叉阵列中一行阵列单元示意图；
24.图3为本发明中三值忆阻器交叉阵列中一列阵列单元示意图；
25.图4为本发明中三值信号转换电路示意图；
26.图5为本发明中三值译码器电路示意图。
具体实施方式
27.为了使本技术领域的人员更好地理解本发明方案，下面结合附图对本发明做详细说明。
28.在本发明所述的三值编码器、三值忆阻器交叉阵列、三值信号转换电路和三值译码器中都是以忆阻器的阻值作为逻辑变量，一个三值忆阻器可以存储一位三值信号，其阻值状态可用rh、rm和r
l
表示，分别对应三值逻辑中的“0”、“1”和“2”。
29.第一部分电路如图1所示，输入为m
in1
、m
in2
及m
in3
的阻值状态，输出为编码器置位电压源的置位电压，该电压会直接施加到三值忆阻器交叉阵列的阵列单元m
1,1
上。s
en1-s
en3
为电压控制型开关，当施加的控制电压超过其阈值电压时开关才导通。电路中将三个输入忆阻器的分压分别作为三个压控开关的控制电压，保证在不同的输入下仅有一个压控开关被导通。电压源v
set0-v
set2
分别输出置0、置1和置2电压，当压控开关被导通后，完成对阵列单元m
1,1
的置位操作。经编码器编码后输入的三路二值信号将被编码为一路三值信号存入阵列
单元m
1,1
中。
30.第二部分电路的行列结构分别如图2和图3所示，通过该行列结构可以构成三值忆阻器交叉阵列，用于存储三值信号。交叉阵列的阵列单元由一个三值忆阻器m串联一个晶体管t组成，晶体管起到开关的作用，只要晶体管断开，阵列单元中就不会有电流流过，可以有效抑制交叉阵列中产生的漏电流。晶体管的导通电压为v
dd
，每行晶体管的导通与否都由一个电压源v
dd
控制。交叉阵列中每个三值忆阻器的负极都连有一个双向开关k，用于选通读电路或写电路，以完成相应的读写操作。其中，写操作是将三值忆阻器的负极接地，并施加写电压完成。读操作则是通过测量辅助电阻r上的分压vr，并与判别电压进行比较得出所测单元的逻辑状态，所述电路中阵列读操作的判别电压设为v
judge1
和v
judge2
。当vr》v
judge2
时，判定选通单元为逻辑“2”，当v
judge1
《vr《v
judge2
时，判定选通单元为逻辑“1”，当vr《v
judge1
时，判定选通单元为逻辑“0”。
31.第三部分电路如图4所示。由上述分析可知，交叉阵列中的信号读出后是以电压的形式存在，而三值译码器的输入为三值忆阻器的阻值，因此需要通过三值信号转换电路将读出的电压信号转换为三值忆阻器m
in
的阻值，m
in
在三值信号转换电路中作为输出忆阻器，而在三值译码器电路中则作为输入忆阻器。三值信号转换电路主要是利用交叉阵列的读出电压vr控制压控开关s
t1
及s
t2
的导通来实现电压信号到三值忆阻器阻值的转换。图中s
t1
及s
t2
的阈值电压分别设为v
judge1
和v
judge2
，三值忆阻器m
in
的初始阻值为rh。若阵列单元m
1,1
的状态为逻辑“0”，则有vr《v
judge1
，此时开关s
t1
和s
t2
均不导通；若m
1,1
的状态为逻辑“1”，则有v
judge1
《vr《v
judge2
，此时开关s
t1
导通，s
t2
不导通，电压源v
t1
输出置“1”电压使m
in
的阻态由rh切换为rm；若m
1,1
的状态为逻辑“2”,则有vr》v
judge2
，此时开关s
t1
和s
t2
均导通，电压源v
t2
输出置“2”电压使m
in
的阻态由rh切换为r
l
。
32.第四部分电路如图5所示，输入为m
in
的阻值状态，输出为m
out1
、m
out2
及m
out3
的阻值状态，其初始阻值均为rh。电压源v
set1
输出置“1”电压对输出忆阻器进行置“1”操作，辅助电阻r用于配合输入忆阻器进行分压。所述电路中每个输出忆阻器都与两个压控开关相连接，这是为了保证在不同的输入下，仅有一个输出忆阻器与电压源v
set1
接通。该译码器电路可将阵列中读出的一路三值信号重新还原为三路二值信号。
33.实现一次三路二值信号的编码-存储-译码过程共需要四个操作步骤，具体实施过程如下表所示：
[0034][0035]
步骤1：0-10ms，开关全部断开，电压源v
run1
输出1.5v的读电压。这一阶段用于读取三值忆阻器m
in1
、m
in2
和m
in3
的初始状态。
[0036]
步骤2：10-20ms，电压源v
run1
输出1v的编码器运行电压，v
set0
、v
set1
和v
set2
分别输出相应的置0、置1及置2电压。此外还需选通存储单元m
1,1
，闭合开关s1，并将k1掷向“write”端，同时使v
dd1
输出v
dd
。这一阶段同步进行编码和存储两个操作，将编码后的三值信号写入m
1,1
中。
[0037]
步骤3：20-30ms，闭合开关s1，将k1掷向“read”端，电压源v
dd1
输出v
dd
，v1输出0.5v的读电压进行交叉阵列的读操作。同时闭合开关j，并设置电压源v
t1
和v
t2
分别输出1.1v和1.3v。在这个阶段同步进行了信号的读取和转换操作，将读出的电压信号转换为三值译码器的输入忆阻器阻值。
[0038]
步骤4：30-40ms，开关k
de
闭合，其余开关全部断开，电压源v
run2
输出1.2v的译码器运行电压，同时使v
set1
输出1v的置1电压。此阶段完成了三值信号的译码操作，输出信号分别存储在输出忆阻器m
out1
、m
out2
和m
out3
中。
[0039]
本领域的普通技术人员应当认识到，以上实施例仅是用来验证本发明，而并非作为对本发明的限定，只要是在本发明的范围内，对以上实施例的变化、变形都将落在本发明的保护范围内。

技术特征：

1.基于三值忆阻器交叉阵列的编码-存储-译码电路，其特征在于，包括：包括三值编码器电路、三值忆阻器交叉阵列、三值信号转换电路和三值译码器电路四个部分；所述的三值编码器电路包括编码器运行电压源、三个输入三值忆阻器、三个电压控制型开关、三个置位电压源；编码器运行电压源v
run1
的正极接第一编码器输入三值忆阻器m
in1
的正极和第一编码器电压控制型开关s
en1
的负极，第一编码器输入三值忆阻器m
in1
的负极接第一编码器电压控制型开关s
en1
的正极、第二编码器电压控制型开关s
en2
的负极、第二编码器输入三值忆阻器m
in2
的正极，第二编码器输入三值忆阻器m
in2
的负极接第二编码器电压控制型开关s
en2
的正极、第三编码器电压控制型开关s
en3
的负极、第三编码器输入三值忆阻器m
in3
的正极，第三编码器输入三值忆阻器m
in3
的负极接第三编码器电压控制型开关s
en3
的正极；编码器置0电压源v
set0
的正极接第一编码器电压控制型开关s
en1
的一个控制端，编码器置1电压源v
set1
的正极接第二编码器电压控制型开关s
en2
的一个控制端，编码器置2电压源v
set2
的正极接第三编码器电压控制型开关s
en3
的一个控制端，第一编码器电压控制型开关s
en1
、第二编码器电压控制型开关s
en2
、第三编码器电压控制型开关s
en3
的另一个控制端连接，作为三值编码器电路输出端，与三值忆阻器交叉阵列第一行中的输入控制电压源v的负极连接；编码器运行电压源v
run1
的负极、编码器置0电压源v
set0
的负极、编码器置1电压源v
set1
的负极、编码器置2电压源v
set2
的负极、第三编码器输入三值忆阻器m
in3
的负极接地；所述的三值忆阻器交叉阵列包括m
×
n个阵列单元，每行结构包括输入控制电压源v、晶体管控制电压源v
dd
、开关s，以及n个阵列单元；每个阵列单元包括一个三值忆阻器m和一个pmos管t，pmos管的漏极接三值忆阻器m的正极；同一行每个阵列单元的pmos管的栅极串连，接晶体管控制电压源v
dd
的正极，同一行每个阵列单元的pmos管的源极串连后，通过开关s接输入控制电压源v的正极；每列结构包括一个双向开关k、一个电阻r和m个阵列单元，同一列每个阵列单元中三值忆阻器m的负极串连后接双向开关k的常闭端，双向开关k的一个开合端作为读电路选择端通过电阻r接地，双向开关k的另一个开合端作为写电路选择端直接接地；相邻两行结构的输入控制电压源v的负极通过隔断开关z连接，第一行的输入控制电压源v的负极与三值编码器电路输出端连接，最后一行的输入控制电压源v的负极通过隔断开关z接地，每行结构的晶体管控制电压源v
dd
的负极串连后接地；所述的三值信号转换电路包括两个置位电压源、两个电压控制型开关、一个三值忆阻器和接地开关j；第一转换电压控制型开关s
t1
的正极和第二转换电压控制型开关s
t2
的正极，接三值忆阻器交叉阵列中第一列的双向开关k的读电路选择端，第一转换电压控制型开关s
t1
的负极和第二转换电压控制型开关s
t2
的负极接地；第一转换电压控制型开关s
t1
的一个控制端和第二转换电压控制型开关s
t2
的一个控制端串联后接转换输出三值忆阻器m
in
的正极，转换输出三值忆阻器m
in
的负极通过接地开关j接地；第一转换电压控制型开关s
t1
的另一个控制端接转换置1电压源v
t1
的正极，第二转换电压控制型开关s
t2
的另一个控制端接转换置2电压源v
t2
的正极，转换置1电压源v
t1
和转换置2电压源v
t2
的负极接地；所述的三值译码器电路包括译码器运行电压源、三个输出三值忆阻器、六个电压控制型开关、一个置位电压源、一个辅助电阻和译码控制开关；
第一译码器电压控制型开关s
de1
的负极、第二译码器电压控制型开关s
de2
的负极、第三译码器电压控制型开关s
de3
的负极、第四译码器电压控制型开关s
de4
的正极、第五译码器电压控制型开关s
de5
的正极、第六译码器电压控制型开关s
de6
的正极连接后接三值信号转换电路中转换输出三值忆阻器m
in
的负极和辅助电阻r
′
的一端；第一译码器电压控制型开关s
de1
的正极、第二译码器电压控制型开关s
de2
的正极、第三译码器电压控制型开关s
de3
的正极连接后接三值信号转换电路中转换输出三值忆阻器m
in
的正极，并通过译码控制开关k
de
接译码器运行电压源v
run2
的正极；第四译码器电压控制型开关s
de4
的负极、第五译码器电压控制型开关s
de5
的负极、第六译码器电压控制型开关s
de6
的负极接地；第一译码器输出三值忆阻器m
out1
的正极接第一译码器电压控制型开关s
de1
的一个控制端，第一译码器电压控制型开关s
de1
的另一个控制端接第四译码器电压控制型开关s
de4
的一个控制端；第二译码器输出三值忆阻器m
out2
的正极接第二译码器电压控制型开关s
de2
的一个控制端，第二译码器电压控制型开关s
de2
的另一个控制端接第五译码器电压控制型开关s
de5
的一个控制端；第三译码器输出三值忆阻器m
out3
的正极接第三译码器电压控制型开关s
de3
的一个控制端，第三译码器电压控制型开关s
de3
的另一个控制端接第六译码器电压控制型开关s
de6
的一个控制端；第四译码器电压控制型开关s
de4
的另一个控制端、第五译码器电压控制型开关s
de5
的另一个控制端、第六译码器电压控制型开关s
de6
的另一个控制端连接后接译码器置1电压源v
set1
的正极；第一译码器输出三值忆阻器m
out1
的负极、第二译码器输出三值忆阻器m
out2
的负极、第三译码器输出三值忆阻器m
out3
的负极、译码器运行电压源v
run2
的负极、译码器置1电压源v
set1
的负极、辅助电阻r
′
的另一端接地。

技术总结

本发明公开了一种基于三值忆阻器交叉阵列的编码-存储-译码电路。本发明包括四部分，其中：三值编码器电路包括编码器运行电压源、三个输入三值忆阻器、三个电压控制型开关、三个置位电压源。三值忆阻器交叉阵列包括多个阵列单元，每行结构包括输入控制电压源、晶体管控制电压源、开关和n个阵列单元，每列结构包括双向开关、电阻和m个阵列单元。三值信号转换电路包括两个置位电压源、两个电压控制型开关、一个三值忆阻器和接地开关。三值译码器电路包括译码器运行电压源、三个输出三值忆阻器、六个电压控制型开关、置位电压源、辅助电阻和译码控制开关。本发明结构清晰简单，易于实现，对于基于忆阻器的非易失性存储领域的应用研究具有重要意义。具有重要意义。具有重要意义。