存储运算电路的制作方法

1.本技术涉及集成电路技术领域，尤其涉及一种存储运算电路。

背景技术：

2.存储运算电路为计算机中的基本组成电路，用于执行计算机中的运算任务。
3.目前，常见的存储运算电路包括两个位于同一芯片内的电路模块，以及多个用于进行数据通信的数据引脚，其中，第一电路模块中设置有存储器，包括多个以二维阵列形式排布的存储单元以及读写电路，第二电路模块中设置有运算电路，数据引脚位于第一电路模块的一侧或多侧，以一维向量的形式排布。在一个读写周期内，最多可以读写并传输存储器内一行的数据参与运算。
4.但是，上述位于同一芯片内的存储运算电路，使用行、列选机制读写存储器内存储的数据，带宽受到限制，运算速度较慢，无法适用于神经网络等高并行运算任务。

技术实现要素：

5.本技术提供一种存储运算电路，用以提高运算速度。
6.第一方面，本技术提供一种存储运算电路，包括：第一芯片、第二芯片以及多个数据引脚；其中，所述第一芯片与所述第二芯片三维堆叠；所述多个数据引脚为所述第一芯片的数据引脚，以二维阵列的形式排布；
7.所述第一芯片包括多个存储块；每个存储块包括多个存储单元；
8.所述第二芯片包括多个与所述存储块一一对应的运算块；每个运算块包括读写电路以及与所述读写电路相连接的块内运算电路。
9.进一步地，如上所述的存储运算电路，针对每个存储块，所述存储块中的一个或多个存储单元对应连接有一条位线；其中，所述位线与所述数据引脚一一对应；一个存储块中的全部存储单元对应连接的位线构成一组位线；所述一组位线对应一组数据引脚；
10.所述读写电路通过与所在运算块相对应的存储块中的一组位线，以及该组位线对应的一组数据引脚与所述存储块中的多个存储单元通信连接。
11.进一步地，如上所述的存储运算电路，所述存储单元，用于存储运算所需的数据；其中，一个存储单元用于存储一位或多位数据；
12.所述读写电路，用于经由与所在运算块相对应的存储块相对应的数据引脚，通过与所在运算块相对应的存储块中的存储单元连接的位线，读出所述存储单元中存储的数据，并将读出的数据传输给与其相连接的块内运算电路；其中，在一个读写周期内，所述读写电路用于读出与所在运算块相对应的存储块中的一个或多个目标存储单元存储的数据；
13.所述块内运算电路，用于接收与其相连接的读写电路传输的数据，并对接收到的数据进行运算，获得第一运算结果；其中，所述第一运算结果包括中间运算结果或最终运算结果。
14.进一步地，如上所述的存储运算电路，当所述块内运算电路获得的第一运算结果
为最终运算结果时，所述读写电路，还用于获取与其相连接的块内运算电路的第一运算结果，并将所述第一运算结果经由与所在运算块相对应的存储块相对应的数据引脚，通过与所在运算块相对应的存储块中的存储单元连接的位线，写入所述存储单元中；其中，在一个读写周期内，所述读写电路用于将所述第一运算结果写入与所在运算块相对应的存储块中的一个或多个目标存储单元中。
15.进一步地，如上所述的存储运算电路，所述运算块还包括：寄存器；
16.所述寄存器与所述读写电路以及所述块内运算电路相连接，用于存储所述块内运算电路获得的第一运算结果；当所述块内运算电路获得的第一运算结果为最终运算结果时，以使与其相连接的读写电路将存储的所述第一运算结果写入与所在运算块相对应的存储块中的存储单元中；
17.所述寄存器，还用于存储所述读写电路由与所在运算块相对应的存储块中的一个或多个目标存储单元读出的数据，并将所述数据传输给所述块内运算电路。
18.进一步地，如上所述的存储运算电路，所述运算块还包括：块内控制电路；所述块内控制电路与所述读写电路相连接，所述读写电路通过选通线与所在运算块相对应的存储块中的存储单元相连接；
19.所述块内控制电路，用于生成选通信号；所述选通信号用于在每个读写周期内，从与所在运算块相对应的存储块中选择一个或多个存储单元，作为用于进行数据读出或数据写入的目标存储单元。
20.进一步地，如上所述的存储运算电路，所述块内控制电路还与所述块内运算电路以及所述寄存器相连接；
21.所述块内控制电路，还用于生成块内控制信号；所述块内控制信号，用于控制所述读写电路，在读写周期内，读出与所在运算块相对应的存储块中的目标存储单元存储的数据，并将读出的数据传输给与其相连接的寄存器；
22.所述块内控制信号，还用于控制所述块内运算电路，接收与其相连接的寄存器传输的数据，并对接收到的数据进行运算，将获得的第一运算结果传输给与其相连接的寄存器，以使所述寄存器在所述块内控制信号的控制下，对所述第一运算结果进行存储。
23.进一步地，如上所述的存储运算电路，当所述块内运算电路获得的第一运算结果为最终运算结果时，所述块内控制信号，还用于控制所述读写电路，从与其相连接的寄存器中，获取所述第一运算结果，并在读写周期内，将所述第一运算结果写入与所在运算块相对应的存储块中的目标存储单元中。
24.进一步地，如上所述的存储运算电路，所述存储运算电路还包括：顶层运算电路；
25.所述顶层运算电路分别与每个运算块中的寄存器相连接，用于获取各寄存器中存储的中间运算结果，并基于获取到的多个中间运算结果进行顶层运算，获得最终运算结果。
26.进一步地，如上所述的存储运算电路，所述存储运算电路还包括：顶层控制电路；
27.所述顶层控制电路与所述顶层运算电路相连接，用于生成顶层控制信号；所述顶层控制信号，用于控制所述顶层运算电路，在每个读写周期内，获取各寄存器中存储的中间运算结果，并基于在全部读写周期获取到的多个中间运算结果进行顶层运算，获得最终运算结果。
28.本技术提供一种存储运算电路，包括第一芯片、第二芯片以及多个数据引脚。其
中，第一芯片与第二芯片三维堆叠，多个数据引脚为第一芯片的数据引脚，以二维阵列的形式排布。第一芯片包括多个存储块，每个存储块包括多个存储单元。第二芯片包括多个与存储块一一对应的运算块，每个运算块包括读写电路以及块内运算电路。也就是说，本技术提供的存储运算电路，第一芯片与第二芯片三维堆叠，从而可以使数据引脚以二维阵列的形式排布，使数据引脚的个数不再受限于存储器的边长，在一个读写周期内，可以读写并传输多于现有存储器内一行的数据参与运算，提高了带宽，进而提高了运算速度。
附图说明
29.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本技术的实施例，并与说明书一起用于解释本技术的原理。
30.图1为本技术现有技术提供的一种存储运算电路的结构示意图；
31.图2为本技术实施例提供的一种存储运算电路的结构示意图；
32.图3为本技术实施例提供的存储块及其对应的运算块的第一结构示意图；
33.图4为本技术实施例提供的存储块及其对应的运算块的第二结构示意图；
34.图5为本技术实施例提供的存储块及其对应的运算块的第三结构示意图；
35.图6为本技术实施例提供的存储块及其对应的运算块的第四结构示意图。
36.通过上述附图，已示出本技术明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本技术构思的范围，而是通过参考特定实施例为本领域技术人员说明本技术的概念。
具体实施方式
37.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本技术相一致的所有实施方式。相反，它们仅是与本技术的一些方面相一致的存储运算电路的例子。
38.存储运算电路为计算机中的基本组成电路，用于执行计算机中的运算任务。目前，常见的存储运算电路包括两个位于同一芯片内的电路模块，以及多个用于进行数据通信的数据引脚，其中，第一电路模块中设置有存储器，包括多个以二维阵列形式排布的存储单元以及读写电路，第二电路模块中设置有运算电路，数据引脚位于第一电路模块的一侧或多侧，以一维向量的形式排布。在一个读写周期内，最多可以读写并传输存储器内一行的数据参与运算。
39.在一个示例中，图1为本技术现有技术提供的一种存储运算电路的结构示意图，如图1所示，第一电路模块1中设置有p行、q列，共p
×
q个存储单元11以及读写电路12，每个存储单元11存储n位数据，第二电路模块2中设置有运算电路21、控制电路22以及寄存器23，数据引脚3对应于存储单元11的各列设置，数量为q个。在一个读写周期内(设为t
2d
)，最多可以读写并传输一行，也即q
×
n位数据参与运算。
40.举例来说，若第一电路模块1中设置有64行、16列共64
×
16＝1024个存储单元11，数据引脚3对应于存储单元11的各列设置，数量为16个，也即在一个读写周期内，最多可以读写并传输16
×
n位数据参与运算。假设完成一次运算需要1024位数据，传输每次运算所需
数据需要1024/(16
×
n)＝64/n个读写周期t
2d
，带宽为16
×
n/t
2d
。
41.但是，上述位于同一芯片内的存储运算电路，使用行、列选机制读写存储器内存储的数据，带宽(q
×
n/t
2d
)受到限制，运算速度较慢，无法适用于神经网络等高并行运算任务。
42.本技术提供的存储运算电路，旨在解决现有技术的如上技术问题。
43.下面以具体地实施例对本技术的技术方案以及本技术的技术方案如何解决上述技术问题进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例中不再赘述。下面将结合附图，对本技术的实施例进行描述。
44.图2为本技术实施例提供的一种存储运算电路的结构示意图，如图2所示，本实施例提供的存储运算电路，包括：第一芯片100、第二芯片200以及多个数据引脚300。其中，第一芯片100与第二芯片200三维堆叠。多个数据引脚300为第一芯片100的数据引脚，以二维阵列的形式排布。
45.在本实施例中，第一芯片100包括多个存储块110。每个存储块110包括多个存储单元111。第二芯片200包括多个与存储块110一一对应的运算块210。每个运算块210包括读写电路211以及与读写电路211相连接的块内运算电路212。
46.在上述实施例的基础上，在一种可选的实施方式中，针对每个存储块110，所述存储块110中的一个或多个存储单元111对应连接有一条位线，图3为本技术实施例提供的存储块及其对应的运算块的第一结构示意图，如图3所示，在本技术实施例提供的存储块110及其对应的运算块210中，存储块110中的多个存储单元111对应连接有一条位线400，其中，位线400与图2中所示的数据引脚300一一对应，一个存储块110中的全部存储单元111对应连接的位线400构成一组位线40。一组位线40对应一组数据引脚30。
47.在本实施例中，读写电路211通过与所在运算块210相对应的存储块110中的一组位线40，以及该组位线40对应的一组数据引脚30与该存储块110中的多个存储单元111通信连接。
48.在上述实施例的基础上，在一种可选的实施方式中，存储单元111，可以用于存储运算所需的数据。其中，一个存储单元111用于存储一位或多位数据。
49.读写电路211，可以用于经由与所在运算块210相对应的存储块110相对应的数据引脚300，通过与所在运算块210相对应的存储块110中的存储单元111连接的位线400，读出存储单元111中存储的数据，并将读出的数据传输给与其相连接的块内运算电路212。其中，在一个读写周期内，读写电路211可以读出与所在运算块210相对应的存储块110中的一个或多个目标存储单元存储的数据。
50.块内运算电路212，可以用于接收与其相连接的读写电路211传输的数据，并对接收到的数据进行运算，获得第一运算结果。
51.其中，该第一运算结果可以为存储运算电路的最终运算结果，也可以为中间运算结果，本实施例对此不作限定。
52.在上述实施例的基础上，在又一种可选的实施方式中，当所述块内运算电路获得的第一运算结果为最终运算结果时，读写电路211，还可以用于获取与其相连接的块内运算电路212的第一运算结果，并将第一运算结果经由与所在运算块210相对应的存储块110相对应的数据引脚300，通过与所在运算块210相对应的存储块110中的存储单元111连接的位线400，写入存储单元111中，从而可以对该最终运算结果进行存储。其中，在一个读写周期
内，读写电路211可以将第一运算结果写入与所在运算块210相对应的存储块110中的一个或多个目标存储单元中。
53.在一个示例中，第一芯片100中包括64个存储块110，其中，每个存储块110中包括16个存储单元111，每个存储单元111存储有n位数据，相应地，在第一芯片100上设置有64组数据引脚30，每组数据引脚30包括4个数据引脚300，也即在一个读写周期内，最多可以读写并传输64
×4×
n位数据参与运算。假设完成一次运算需要1024位数据，传输每次运算所需数据需要1024/(64
×4×
n)＝4/n个读写周期(设为t
3d
)，带宽为256
×
n/t
3d
。
54.本实施例提供的存储运算电路，包括第一芯片、第二芯片以及多个数据引脚。其中，第一芯片与第二芯片三维堆叠，多个数据引脚为第一芯片的数据引脚，以二维阵列的形式排布。第一芯片包括多个存储块，每个存储块包括多个存储单元。第二芯片包括多个与存储块一一对应的运算块，每个运算块包括读写电路以及与读写电路相连接的块内运算电路。也就是说，在本技术实施例中，第一芯片与第二芯片三维堆叠，从而可以使数据引脚以二维阵列的形式排布，使数据引脚的个数不再受限于存储器的边长，在一个读写周期内，可以读写并传输多于现有存储器内一行的数据参与运算，提高了带宽，进而提高了运算速度。
55.在上述实施例的基础上，图4为本技术实施例提供的存储块及其对应的运算块的第二结构示意图，如图4所示，在本实施例提供的存储块及其对应的运算块中，运算块210还包括：寄存器213。
56.在本实施方式中，寄存器213与读写电路211以及块内运算电路212相连接，用于存储块内运算电路212获得的第一运算结果。当块内运算电路212获得的第一运算结果为最终运算结果时，以使与其相连接的读写电路211将存储的第一运算结果写入与所在运算块210相对应的存储块110中的存储单元111中。
57.此外，寄存器213还用于存储读写电路211由与所在运算块210相对应的存储块110中的一个或多个目标存储单元读出的数据，并将数据传输给块内运算电路212。
58.在实际应用中，可以利用寄存器213对块内运算电路212获得的第一运算结果进行存储，以便针对不同类型的第一运算结果进行不同的后续处理。在一个示例中，当块内运算电路212获得的第一运算结果为最终运算结果时，可以使与其相连接的读写电路211将存储的第一运算结果写入与所在运算块210相对应的存储块110中的存储单元111中，实现对最终运算结果的存储。
59.在又一个示例中，当块内运算电路212获得的第一运算结果为中间运算结果时，则表明还需对获得的中间结果进行进一步运算，以便获得最终的运算结果。
60.在上述实施例的基础上，在一种可选的实施方式中，存储运算电路还包括：顶层运算电路。
61.在本实施方式中，顶层运算电路分别与每个运算块中的寄存器213相连接，可以获取各寄存器213中存储的中间运算结果，并基于获取到的多个中间运算结果进行顶层运算，获得最终运算结果。
62.在上述实施例的基础上，在又一种可选的实施方式中，存储运算电路还包括：顶层控制电路。
63.在本实施方式中，顶层控制电路与顶层运算电路相连接，用于生成顶层控制信号。顶层控制信号，可以用于控制顶层运算电路，在不同读写周期内，获取不同寄存器213中存
储的中间运算结果，并基于在全部读写周期获取到的多个中间运算结果进行顶层运算，获得最终运算结果。
64.在实际应用中，在顶层运算电路计算获得最终运算结果后，可以将获得的最终运算结果传输给一个或多个运算块中的寄存器213，以使与所述寄存器213相连接的读写电路211将所述寄存器213获取的最终运算结果写入与所在运算块210相对应的存储块110中的存储单元111中，实现对最终运算结果的存储。
65.在上述实施例的基础上，图5为本技术实施例提供的存储块及其对应的运算块的第三结构示意图，如图5所示，在本实施例提供的存储块及其对应的运算块中，运算块210还包括：块内控制电路214。块内控制电路214与读写电路211相连接，读写电路211通过选通线500与所在运算块210相对应的存储块110中的存储单元111相连接。
66.在本实施方式中，块内控制电路214，可以用于生成选通信号。该选通信号可以在每个读写周期内，从与所在运算块210相对应的存储块110中选择一个或多个存储单元111，作为用于进行数据读出或数据写入的目标存储单元1110。其中，不同读写周期选择的目标存储单元1110可以为相同的目标存储单元1110，也可以为不同的目标存储单元1110，本实施例对此不做限定。
67.在实际应用中，选通信号可以为高电平信号或低电平信号。
68.在一个示例中，若存储单元111为低电平导通，则在一个读写周期内，块内控制电路214可以对应一个存储单元111生成低电平信号，对应其他的存储单元111生成高电平信号，并通过选通线500传输给各个存储单元111，其中，接收到低电平信号的存储单元111即为可以在该读写周期进行数据读出或数据写入的目标存储单元1110。
69.相应地，在又一个示例中，若存储单元111为高电平导通，则在一个读写周期内，块内控制电路214可以对应一个存储单元111生成高电平信号，对应其他的存储单元111生成低电平信号，并通过选通线500传输给各个存储单元111，其中，接收到高电平信号的存储单元111即为可以在该读写周期进行数据读出或数据写入的目标存储单元1110。
70.在上述实施例的基础上，图6为本技术实施例提供的存储块及其对应的运算块的第四结构示意图，如图6所示，在本实施例提供的存储块及其对应的运算块中，块内控制电路214还与块内运算电路212以及寄存器213相连接。
71.在本实施方式中，块内控制电路，还用于生成块内控制信号。该块内控制信号可以用于控制读写电路211在读写周期内，读出与所在运算块相对应的存储块110中的目标存储单元1110存储的数据，并将读出的数据传输给与其相连接的寄存器213。
72.此外，块内控制信号还可以用于控制块内运算电路212，接收与其相连接的寄存器213传输的数据，并对接收到的数据进行运算，将获得的第一运算结果传输给与其相连接的寄存器213，以使寄存器213在块内控制信号的控制下，对第一运算结果进行存储。
73.在上述实施例的基础上，在一种可选的实施方式中，当块内运算电路212获得的第一运算结果为最终运算结果时，块内控制信号还可以用于控制读写电路211，从与其相连接的寄存器213中，获取第一运算结果，并在读写周期内，将第一运算结果写入与所在运算块210相对应的存储块110中的目标存储单元1110中，从而对最终运算结果进行存储。
74.本实施例提供的存储运算电路，通过选通信号对存储单元进行控制，从而可以保证在每个读写周期内，一个存储块中只有被选中的目标存储单元可以进行数据读出或写
入，保障运算的顺利进行。
75.在本技术所提供的几个实施例中，应该理解到，所揭露的存储运算电路，可以通过其它的方式实现。例如，以上所描述的存储运算电路实施例仅仅是示意性的，例如，模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，存储运算电路或模块的间接耦合或通信连接，可以是电性，机械或其它的形式。
76.作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个网络模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
77.另外，在本技术各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用硬件加软件功能模块的形式实现。
78.此外，虽然采用特定次序描绘了各操作，但是这应当理解为要求这样操作以所示出的特定次序或以顺序次序执行，或者要求所有图示的操作应被执行以取得期望的结果。在一定环境下，多任务和并行处理可能是有利的。同样地，虽然在上面论述中包含了若干具体实现细节，但是这些不应当被解释为对本技术的范围的限制。在单独的实施例的上下文中描述的某些特征还可以组合地实现在单个实现中。相反地，在单个实现的上下文中描述的各种特征也可以单独地或以任何合适的子组合的方式实现在多个实现中。
79.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本技术的其它实施方案。本技术旨在涵盖本技术的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本技术的一般性原理并包括本技术未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本技术的真正范围和精神由下面的权利要求书指出。
80.应当理解的是，本技术并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本技术的范围仅由所附的权利要求书来限制。

技术特征：

1.一种存储运算电路，其特征在于，包括：第一芯片、第二芯片以及多个数据引脚；其中，所述第一芯片与所述第二芯片三维堆叠；所述多个数据引脚为所述第一芯片的数据引脚，以二维阵列的形式排布；所述第一芯片包括多个存储块；每个存储块包括多个存储单元；所述第二芯片包括多个与所述存储块一一对应的运算块；每个运算块包括读写电路以及与所述读写电路相连接的块内运算电路。2.根据权利要求1所述的存储运算电路，其特征在于，针对每个存储块，所述存储块中的一个或多个存储单元对应连接有一条位线；其中，所述位线与所述数据引脚一一对应；一个存储块中的全部存储单元对应连接的位线构成一组位线；所述一组位线对应一组数据引脚；所述读写电路通过与所在运算块相对应的存储块中的一组位线，以及该组位线对应的一组数据引脚与所述存储块中的多个存储单元通信连接。3.根据权利要求2所述的存储运算电路，其特征在于，所述存储单元，用于存储运算所需的数据；其中，一个存储单元用于存储一位或多位数据；所述读写电路，用于经由与所在运算块相对应的存储块相对应的数据引脚，通过与所在运算块相对应的存储块中的存储单元连接的位线，读出所述存储单元中存储的数据，并将读出的数据传输给与其相连接的块内运算电路；其中，在一个读写周期内，所述读写电路用于读出与所在运算块相对应的存储块中的一个或多个目标存储单元存储的数据；所述块内运算电路，用于接收与其相连接的读写电路传输的数据，并对接收到的数据进行运算，获得第一运算结果；其中，所述第一运算结果包括中间运算结果或最终运算结果。4.根据权利要求3所述的存储运算电路，其特征在于，当所述块内运算电路获得的第一运算结果为最终运算结果时，所述读写电路，还用于获取与其相连接的块内运算电路的第一运算结果，并将所述第一运算结果经由与所在运算块相对应的存储块相对应的数据引脚，通过与所在运算块相对应的存储块中的存储单元连接的位线，写入所述存储单元中；其中，在一个读写周期内，所述读写电路用于将所述第一运算结果写入与所在运算块相对应的存储块中的一个或多个目标存储单元中。5.根据权利要求4所述的存储运算电路，其特征在于，所述运算块还包括：寄存器；所述寄存器与所述读写电路以及所述块内运算电路相连接，用于存储所述块内运算电路获得的第一运算结果；当所述块内运算电路获得的第一运算结果为最终运算结果时，以使与其相连接的读写电路将存储的所述第一运算结果写入与所在运算块相对应的存储块中的存储单元中；所述寄存器，还用于存储所述读写电路由与所在运算块相对应的存储块中的一个或多个目标存储单元读出的数据，并将所述数据传输给所述块内运算电路。6.根据权利要求5所述的存储运算电路，其特征在于，所述运算块还包括：块内控制电路；所述块内控制电路与所述读写电路相连接，所述读写电路通过选通线与所在运算块相对应的存储块中的存储单元相连接；所述块内控制电路，用于生成选通信号；所述选通信号用于在每个读写周期内，从与所
在运算块相对应的存储块中选择一个或多个存储单元，作为用于进行数据读出或数据写入的目标存储单元。7.根据权利要求6所述的存储运算电路，其特征在于，所述块内控制电路还与所述块内运算电路以及所述寄存器相连接；所述块内控制电路，还用于生成块内控制信号；所述块内控制信号，用于控制所述读写电路，在读写周期内，读出与所在运算块相对应的存储块中的目标存储单元存储的数据，并将读出的数据传输给与其相连接的寄存器；所述块内控制信号，还用于控制所述块内运算电路，接收与其相连接的寄存器传输的数据，并对接收到的数据进行运算，将获得的第一运算结果传输给与其相连接的寄存器，以使所述寄存器在所述块内控制信号的控制下，对所述第一运算结果进行存储。8.根据权利要求7所述的存储运算电路，其特征在于，当所述块内运算电路获得的第一运算结果为最终运算结果时，所述块内控制信号，还用于控制所述读写电路，从与其相连接的寄存器中，获取所述第一运算结果，并在读写周期内，将所述第一运算结果写入与所在运算块相对应的存储块中的目标存储单元中。9.根据权利要求8所述的存储运算电路，其特征在于，所述存储运算电路还包括：顶层运算电路；所述顶层运算电路分别与每个运算块中的寄存器相连接，用于获取各寄存器中存储的中间运算结果，并基于获取到的多个中间运算结果进行顶层运算，获得最终运算结果。10.根据权利要求9所述的存储运算电路，其特征在于，所述存储运算电路还包括：顶层控制电路；所述顶层控制电路与所述顶层运算电路相连接，用于生成顶层控制信号；所述顶层控制信号，用于控制所述顶层运算电路，在每个读写周期内，获取各寄存器中存储的中间运算结果，并基于在全部读写周期获取到的多个中间运算结果进行顶层运算，获得最终运算结果。

技术总结

本申请提供一种存储运算电路，包括第一芯片、第二芯片以及多个数据引脚。其中，第一芯片与第二芯片三维堆叠，多个数据引脚为第一芯片的数据引脚，以二维阵列的形式排布。第一芯片包括多个存储块，每个存储块包括多个存储单元。第二芯片包括多个与存储块一一对应的运算块，每个运算块包括读写电路以及与读写电路相连接的块内运算电路。本申请的存储运算电路，第一芯片与第二芯片三维堆叠，从而可以使数据引脚以二维阵列的形式排布，个数不再受限于存储器的边长，从而在一个读写周期内，可以读写并传输多于现有存储器内一行的数据参与运算，提高了带宽，进而提高了运算速度。进而提高了运算速度。进而提高了运算速度。