存储装置

1.本公开涉及一种存储装置。

背景技术：

2.目前，在许多信息处理装置(诸如处理器和微型计算机)中，存储器被分层使用，以便提高信息处理的效率。然而，随着要处理的数据量增加和存储器容量增加，存储器分层和数据管理之间的数据移动导致功耗增加，并且需要降低存储器的功耗。
3.在这种情况下，近年来，提出了使用各种电阻变化型存储器作为支持存储器的技术的各种建议。具体而言，将能够以非易失性方式在小区域中保持数据的磁阻式随机存取存储器(mram)、电阻式随机存取存储器(reram)、相变随机存取存储器(pcram)等投入实际使用。当安装这些存储器时，形成阵列结构，其中多条字线和多条位线布置成矩阵，并且各自包括选择晶体管和电阻变化元件的存储单元布置在多条字线和位线中每条字线和位线的交叉点处。
4.然而，电阻变化型存储器的操作速度可能低于dram或sram。因此，正在研究用于实现电阻变化型存储器的高速操作的结构。作为这些结构之一，例如，在日本专利申请公开号2014-179150中公开的配置中，使用连接到多条字线的多个存储单元的集合作为被存储信息的单位。例如，在日本专利申请公开号2014-179150中描述的4t-4mtj模式中，被存储信息的单位是布置成两行两列的四个存储单元的集合。在这种情况下，要求在数据读取操作期间同时选择两条字线。
5.在具有这种结构的存储器中，作为被存储信息的单位的存储单元的数目越多，操作速度和可靠性等就越高，但另一方面，在增加容量上是不利的。在如上所述分级形成的存储器结构中，对于每个分级结构，操作速度和数据容量往往不同，并且在正常情况下，上级分层存储器的数据容量小于下级分层存储器的数据容量，并且上级分层存储器中所要求的操作速度更快。因此，希望将使用更多存储单元的模式分配给上级分层存储器。

技术实现要素：

6.根据本发明的一个方面，提供了一种包括单元阵列的存储装置，所述单元阵列包括：包括多个第一存储单元的第一区域和包括多个第二存储单元的第二区域、连接到多个第一存储单元中的每一个的多条第一字线、连接到多个第二存储单元中的每一个的多条第二字线、共同连接到多个所述第一存储单元和多个所述第二存储单元的第一位线、行解码器以及读出放大器，所述行解码器在数据读取操作期间根据行地址并行选择所述第一字线中的一条和所述第二字线中的一条，所述读出放大器设置在所述第一区域和所述第二区域之间并且在所述数据读取操作期间电连接到所述第一位线。
附图说明
7.图1是根据本公开的第一实施例的处理器系统的框图；
图2是根据本公开的第一实施例的存储装置的局部区域的布局图；图3是根据本公开的第一实施例的存储单元阵列的电路图；图4是根据本公开的第一实施例的基准单元的电路图；图5是根据本公开的第一实施例的数据读取操作的流程图；图6a是示出根据本公开的第一实施例的在数据读取操作期间如何选择字线的概念图；图6b是示出根据本公开的第一实施例的在数据读取操作期间如何选择字线的概念图；图7是根据本公开的第一实施例的数据读取操作期间的电流路径的概念图；图8是根据本公开的第二实施例的存储装置的局部区域的布局图；图9是根据本公开的第二实施例的存储单元阵列的电路图；图10是根据本公开的第二实施例的数据读取操作期间的电流路径的概念图；图11是根据本公开的第三实施例的存储装置的局部区域的布局图；图12是根据本公开的第三实施例的存储单元阵列的电路图；图13是根据本公开的第三实施例的数据读取操作的流程图；图14是示出根据本公开的第三实施例的在数据读取操作期间如何选择字线的概念图；图15是根据本公开的第四实施例的存储单元阵列的电路图；图16是根据本公开的第五实施例的处理器系统的框图；图17a是示出根据本公开的第一至第五实施例的在数据读取操作期间如何选择字线的概念图；图17b是示出根据本公开的第一至第五实施例的第一修改示例的在数据读取操作期间如何选择字线的概念图；图18a是根据本公开的第一至第五实施例的第二修改示例的行地址分配方法的概念图；图18b是根据本公开的第一至第五实施例的第三修改示例的行地址分配方法的概念图；以及图19是根据本公开的第一至第五实施例的第四修改示例的存储装置的局部区域的布局图。
具体实施方式
8.在下文中，将参照附图描述本公开的实施例。在附图中，相同或等效的元件将由相同的附图标记表示，将省略其赘述。《第一实施例》
9.将描述根据本公开的第一实施例的存储装置。《配置》
10.首先，将参照图1描述根据本实施例的存储装置的配置。图1是例如根据本实施例的处理器系统1的框图。
11.如图所示，处理器系统1包括总线主控装置10和存储装置20，二者都经由总线彼此
可通信地连接。总线主控装置10例如是处理器(诸如cpu或dma控制器)。总线主控装置10指示存储装置20写入或读取数据。存储装置20例如是电阻变化型非易失性存储器，并且在本示例中是stt-mram。例如，存储装置20用作处理器的高速缓冲存储器或主存储器。
12.总线主控装置10向存储装置20发送控制信号和地址，并且还在写入期间向存储装置20发送写入数据。存储装置20根据从总线主控装置10接收的信号进行操作，在写入期间存储接收到的写入数据，并在数据读取操作期间将从指定地址读取的数据传送到总线主控装置10。
13.接下来，将描述存储装置20的配置的细节。如图1所示，存储装置20包括存储单元阵列21、解码器(行解码器和列解码器)22、读出放大器(和列选择器)23、写入驱动器24、错误检查和纠正(ecc)电路25、地址缓冲器26、数据缓冲器27和控制器28。
14.存储单元阵列21包括多个存储单元。存储单元布置成矩阵并且与行和列相关联。然后，存储单元以非易失性方式存储数据。稍后将参照图2和图3描述存储单元阵列21的配置的细节。
15.地址缓冲器26保持在数据读取操作和数据写操作期间从总线主控装置10接收的存储单元阵列21的地址(行地址和列地址)。
16.解码器22对从地址缓冲器26接收到的地址进行解码。然后，解码器22基于解码结果选择存储单元阵列21中的行方向和列方向。利用该配置，选择作为写入目标或读取目标的存储单元。在下文中，将解码器22的对行地址进行解码并选择行方向的单元称为行解码器22a，将解码器22的对列地址进行解码并选择列方向的单元称为列解码器22b。
17.读出放大器23从所选存储单元读取数据，读出并放大读取的数据。读出放大器23包括基于列解码器22b的解码结果选择任何列的单元。当区分这些单元时，每个单元被称为读出放大器23a和列选择器23b。
18.写入驱动器24基于写入数据向所选存储单元施加电压或提供电流。利用这种配置，将数据写入所选存储单元。
19.ecc电路25对读出数据和写入数据执行ecc处理。ecc电路25在数据写入操作期间基于写入数据生成冗余位(例如，奇偶校验位)。然后，生成的奇偶校验位被添加到写入数据，并且该具有奇偶校验位的写入数据被传送到写入驱动器24。在数据读取操作期间，从读出放大器23接收读出数据。然后，ecc电路25基于接收到的读出数据生成校验子并检测错误。然后，当检测到错误时，ecc电路25纠正该错误。
20.数据缓冲器27保持从总线主控装置10接收的到存储单元的写入数据，并将该写入数据传送到ecc电路25。数据缓冲器27保持在ecc电路25中其错误被纠正的读出数据，并将该读出数据传送到总线主控装置10。
21.控制器28控制整个存储装置20的操作。
22.图2示出了根据本实施例的存储单元阵列21、行解码器22a、列解码器22b、读出放大器23a和写入驱动器24的平面布局。如图所示，存储单元阵列21包括第一区域21-1和第二区域21-2。存储单元阵列21包括存储单元mc，每个存储单元mc沿着第一方向d1连接到字线wl，并且沿着不同于(在本示例中，正交于)第一方向d1的第二方向d2连接到位线bl和源极线sl。第一区域21-1和第二区域21-2沿第二方向d2布置，读出放大器23a设置在第一区域21-1和第二区域21-2之间。位线bl经过读出放大器23a上方，并且在第一区域21-1和第二区
域21-2之间彼此共同连接。然后，例如，在第一区域21-1和第二区域21-2之间的区域中，每条位线bl通过接触插头电连接到读出放大器23a。另一方面，在第一区域21-1和第二区域21-2之间的区域中，第一区域21-1的每个源极线sl和第二区域21-2的每个源极线sl在物理上彼此分开。
23.写入驱动器24被设置为使得在第二方向d2上与第一区域21-1和第二区域21-2中的每一个相邻。列解码器22b被设置为在第二方向d2上与写入驱动器24相邻。行解码器22a被设置为在第一方向d1上与存储单元阵列21相邻。
24.图3是根据本实施例的存储单元阵列21的局部区域的电路图。如图所示，存储单元阵列21的第一区域21-1和第二区域21-2中的每一个包括布置成矩阵的多个存储单元mc。每个存储单元mc包括选择晶体管st和存储元件me。例如，选择晶体管st是mos晶体管。存储元件me是可变电阻元件，并且在本示例中是mtj元件。然后，选择晶体管st的源极连接到存储元件me的一端。
25.第一区域21-1和第二区域21-2中的每一个都包括n条(n是1或更大的自然数，例如，本示例中为64)字线wl和l条(l是1或更大的自然数，例如，本示例中为1024)位线bl和源极线sl。
26.然后，在第一区域21-1中，同一行中的存储单元mc的选择晶体管st的栅极共同连接到相同的字线wl0至wl63。同一列中的存储单元mc的选择晶体管st的漏极共同连接到相同的位线bl0至bl1023。此外，同一列中的存储单元mc的存储元件me的另一端共同连接到相同的源极线sl0至sl1023。
27.在第二区域21-2中，同一行上的存储单元mc的选择晶体管st的栅极共同连接到相同的字线wl64至wl127。同一列中的存储单元mc的选择晶体管st的漏极共同连接到相同的位线bl0至bl1023。此外，同一列中的存储单元mc的存储元件me的另一端共同连接到相同的源极线sl0至sl1023。
28.此外，第一区域21-1和第二区域21-2中的每一个都包括n个基准单元rc。每个基准单元rc包括选择晶体管st和基准元件re。例如，选择晶体管st是mos晶体管。基准元件re具有在确定存储单元mc中保持的数据时用作基准的电阻值。然后，选择晶体管st的源极连接到基准元件re的一端。稍后将参照图4描述基准元件re的具体示例。
29.此外，第一区域21-1和第二区域21-2中的每一个都包括基准位线rbl和基准源极线rsl。然后，在第一区域21-1中，n个基准单元rc分别连接到字线wl0至wl63，选择晶体管st的漏极共同连接到基准位线rbl，并且基准元件re的另一端共同连接到基准源极线rsl。类似地，在第二区域21-2中，n个基准单元rc分别连接到字线wl64至wl127，选择晶体管st的漏极共同连接到基准位线rbl，并且基准元件re的另一端共同连接到基准源极线rsl。
30.如上所述，位线bl和基准位线rbl共同连接到第一区域21-1和第二区域21-2。另一方面，源极线sl和基准源极线rsl在第一区域21-1和第二区域21-2之间的区域中在物理上分开。因此，在下文中，当每条源极线sl和基准源极线rsl在第一区域21-1和第二区域21-2中彼此区分开时，源极线和基准源极线分别被称为第一区域21-1中的源极线sl_l和基准源极线rsl_l，并且分别被称为第二区域21-2中的源极线sl_u和基准源极线rsl_u。
31.在上述配置中，每条字线wl在数据写入操作和数据读取操作期间由行解码器22a进行选择。通过行解码器22a将电压施加到所选字线wl，并且接通(on)连接到所选字线wl的
选择晶体管st。
32.在数据读取操作期间，位线bl中的一个和基准位线rbl由列选择器23b进行选择，并被连接到读出放大器23a。然后，读出放大器23a通过比较所选位线bl的电势(或电流)和基准位线rbl的电势(或电流)来确定数据。
33.存储单元mc的存储元件me例如是mtj元件。mtj元件例如包括两个铁磁性薄膜和这两个铁磁性薄膜之间的隧道绝缘薄膜。铁磁性薄膜中的一个是固定层(也称为基准层)，其磁化方向是固定的。另一个铁磁性薄膜是自由层(也称为存储层)，其磁化方向可以通过电流改变。当两个铁磁性薄膜的磁化方向平行时，存储单元mc中的位线bl和源极线sl之间的电阻值较小。相反，当两个铁磁性薄膜的磁化方向反平行时，位线bl和源极线sl之间的电阻值较大。mtj元件利用电阻值的这种变化来保持“0”数据和“1”数据。
34.例如，基准单元rc具有保持“0”数据的mtj元件的电阻值和保持“1”数据的mtj元件的电阻值之间的电阻值。图4是根据本实施例的基准单元rc的电路图。如图所示，基准元件re例如包括四个存储元件rr0至rr3。存储元件rr0至rr3例如是mtj元件。存储元件rr0和rr1串联，存储元件rr2和rr3串联，存储元件rr0和rr1的集合和存储元件rr2和rr3的集合并联。例如，存储元件rr0和rr2处于高阻状态(磁化方向是反平行的)，而存储元件rr1和rr3处于低阻状态(磁化方向是平行的)。因此，基准元件re的电阻值rref如下。rref＝(rh+rl)/2
35.然而，rh是高阻状态下的存储元件rr的电阻值，rl是低阻状态下的存储元件rr的电阻值。电阻值rref是保持“0”数据的mtj元件的电阻值和保持“1”数据的mtj元件的电阻值之间的值。基准单元rc的配置不限于图4所示的配置。
36.在上述配置中，在本实施例中，数据由通过两条字线wl和一条位线bl选择的两个存储单元mc的集合来保持。在下文中，这样的操作模式被称为2t-2r(b)模式。《操作》
37.接下来，将描述根据本实施例的在2t-2r(b)模式下读取数据的方法。图5是根据本实施例的数据读取操作的流程图。
38.如图所示，存储装置20首先从总线主控装置10接收要读取的地址add，并在地址缓冲器26中保持该地址add(步骤s10)。随后，地址add由解码器22解码。
39.然后，列选择器23b基于列地址的解码结果来选择位线blj(j是0到(l-1)，在本示例中是0到1023)和基准位线rbl中的一条(步骤s11)。在这种情况下，类似地，也对源极线slj和基准源极线rsl进行选择，并且这些源极线和基准源极线在写入驱动器24中接地。行解码器22a基于行地址的解码结果选择字线wli(i是0到(n-1)，在本示例中是0到63)和字线wl(i+n)中的一条(步骤s12)。
40.然后，对所选位线blj和基准位线rbl充电，电流流经所选位线blj和基准位线rbl。然后，由流经所选位线blj和基准位线rbl的电流确定的电势被传送到读出放大器23a(步骤s13)。读出放大器23a基于所选位线blj和基准位线rbl的电势来确定在所选存储单元mc中保持的数据是“0”还是“1”(步骤s14)。之后，在ecc电路25中对读取的数据执行错误检测和错误纠正，并进一步通过数据缓冲器27将数据传送到总线主控装置10(步骤s15)。
41.将参照图6a和图6b简要描述在数据读取操作期间如何选择字线wl。图6a和图6b是存储装置20的局部区域的框图，并且特别关注所选字线wli、所选位线blj、所选源极线slj、
基准位线rbl和基准源极线rsl。
42.图6a示出了在第一区域21-1中选择位线bl0并且进一步选择字线wl0的情况。在这种情况下，在第二区域21-2中选择wl(0+64)＝wl64。也就是说，从连接到位线bl0和字线wl0和wl64的两个存储单元mc将数据读给位线bl0。换句话讲，通过两个存储单元mc的集合来存储数据。与此同时，从连接到基准位线rbl和字线wl0和wl64的两个基准单元rc将数据读给基准位线rbl。
43.图6b示出在图6a的第一区域21-1中选择字线wl63的情况。在这种情况下，在第二区域21-2中选择wl(63+64)＝wl127。也就是说，从连接到位线bl0和字线wl63和wl127的两个存储单元mc将数据读给位线bl0。换句话讲，通过两个存储单元mc的集合来存储数据。与此同时，从连接到基准位线rbl和字线wl63和wl127的两个基准单元rc将数据读给基准位线rbl。《本实施例的效果》
44.根据本实施例，存储区域(第一区域21-1和第二区域21-2)相对于读出放大器23a呈线对称设置。然后，在数据读取操作期间，选择第一区域21-1中的字线wli和第二区域21-2中的字线wl(n+i)。因此，可以加快和稳定数据读取操作。下面将描述这种效果。
45.根据本实施例，选择两条字线wli和wl(n+i)，使得无论地址如何，从读出放大器23a到存储单元mc的电流路径中的位线blj的布线电阻(互连电阻)变得基本恒定。这种状态在图7中示出。图7是示出当选择位线blj和基准位线rbl以及字线wli和wl(n+i)时流经所选存储单元mc的单元电流icell1和icell2、流经所选基准单元rc的基准电流iref1和iref2以及布线电阻的示意图。
46.如图所示，第一区域21-1和第二区域21-2都包括n条字线wl。然后，当在第一区域21-1中选择字线wli时，在第二区域21-2中选择字线wl(n+i)。在这种情况下，第一区域21-1侧的位线blj的布线电阻rbljl和第二区域21-2侧的位线blj的布线电阻rblju如下。rbljl＝r(bl)/d
×
irblju＝r(bl)/d
×
(n-i+1)
47.然而，r(bl)是位线bl的单位长度的布线电阻，d是字线间距。相应地，总布线电阻rbltotal如下。rbltotal＝rbljl+rblju＝r(bl)/d
×
(n+1)
48.也就是说，无论两条所选字线wl的位置如何，布线电阻几乎是恒定的。换句话说，无论选择哪个行地址，单元电流和基准电流流经的路径中的寄生电阻是平均的。结果，降低了数据读取操作期间布线电阻的位置依赖性，这有助于数据读取操作的稳定。
49.具体地说，当读出放大器23a读取布置成矩阵的存储单元mc的数据时，位线blj的布线电阻在数据读取操作期间影响信号的sn比。在这方面，根据本实施例，可以降低位线blj的布线电阻，并且可以确保足够的sn比。此外，由于位线bl的布线电阻的位置依赖性几乎可以被忽略，所以读取时间的操作裕度被抑制为很小，并且可以执行高速操作。
50.所选位线blj的布线电阻与基准位线rbl的布线电阻rrbll和rrblu相同。
51.这同样适用于源极线sl。第一区域21-1侧的源极线slj的布线电阻rsljl和第二区域21-2侧的源极线slj的布线电阻rslju如下。rsljl＝r(sl)/d
×
(n-i+1)
rslju＝r(sl)/d
×i52.然而，r(sl)是源极线sl的单位长度的布线电阻，d是源极线间距。相应地，总布线电阻rsltotal如下。rsltotal＝rsljl+rslju＝r(sl)/d
×
(n+1)
53.也就是说，无论两条所选字线wl的位置如何，源极线sl的布线电阻也变为恒定。这也适用于基准源极线rsl。
54.如上所述，根据本实施例，在由连接到多条字线wl的多个存储单元mc来存储数据的模式(2t-2r(b))中，无论地址如何，从读出放大器23a到每个存储单元mc的位线bl的布线电阻之和总是基本恒定的。换句话说，无论地址如何，可以使单元电流icell流经的电流路径中的所选位线bl和所选源极线sl的布线电阻基本恒定。结果，可以稳定和加快数据读取操作，可以放宽操作条件，并且可以降低功耗。《第二实施例》
55.接下来，将描述根据本公开的第二实施例的存储装置。通过将上述第一实施例应用于如下情况来获得本实施例：数据由通过两条字线wl和两条位线bl选择的四个存储单元mc的集合来保持。在下文中，这样的操作模式被称为4t-4r模式。下面将仅描述与第一实施例不同的点。《配置》
56.首先，参照图8描述4t-4r模式的概念。与第一实施例中描述的图2类似，第一区域21-1和第二区域21-2跨读出放大器23a设置。
57.然后，例如，通过四个存储单元，连接到字线wli和位线blj的第一存储单元mc1、连接到字线wl(n+i)和位线blj的第二存储单元mc2、连接到字线wli和位线bl(j+1)的第三存储单元mc3、以及连接到字线wl(n+i)和位线bl(j+1)的第四存储单元mc4来存储数据。在这种情况下，存储单元mc1和mc2保持相同的数据(例如，“1”)，并且存储单元mc3和mc4分别保持存储单元mc1和mc2的互补数据(例如，“0”)。
58.图9是根据本实施例的存储单元阵列21的局部区域的电路图。如图所示，存储单元阵列21具有如下配置：其中省略了第一实施例中描述的图3中的基准单元rc。其他各点与图3相同。《操作》
59.接下来，将描述根据本实施例的在4t-4r模式下读取数据的方法。本实施例在以下几点上不同于第一实施例中描述的图5。
60.在步骤s11中，选择连接到保持互补数据的存储单元mc的两条位线(例如，blj和bl(j+1))。
61.在步骤s13中，将在步骤s11中选择的位线blj和bl(j+1)的电势传送到读出放大器23a。
62.其他点与第一实施例相同。《本实施例的效果》
63.根据本实施例，在获得与第一实施例相同的效果的同时，可以进一步提高数据读取的可靠性。
64.图10是示出当选择位线bl0和bl1以及字线wli和wl(n+i)时流经所选存储单元mc
的单元电流icell1至icell4以及布线电阻的示意图，并且对应于第一实施例中描述的图7。另外，在本实施例中，位线bl0和bl1的布线电阻rbltotal和源极线sl0和sl1的布线电阻rsltotal如下。rbltotal＝rbl0l+rbl1u＝r(bl)/d
×
(n+1)rsltotal＝rsl0l+rsl1u＝r(sl)/d
×
(n+1)
65.因此，如第一实施例中所述，即使在4t-4r模式中，无论地址如何，也可以使单元电流icell流经的电流路径中的所选位线bl和所选源极线sl的布线电阻基本恒定。也就是说，可以在行地址之间对从读出放大器23a经由所选存储单元mc到写入驱动器24的电流路径中的寄生电阻求平均值。
66.在4t-4r模式中，当使用基准单元rc时，流经连接到保持互补数据的存储单元mc的两条位线bl(可以被称为互补位线)的电流量的差(或电势差)大约是流经所选位线bl和基准位线rbl的电流量的差(或电势差)的两倍。因此，可以进一步提高读取可靠性。
67.在本实施例中，描述了连接到相邻位线的两个存储单元mc保持彼此的互补数据的情况。然而，保持互补数据的存储单元mc可以不彼此相邻。《第三实施例》
68.接下来，将描述根据本公开的第三实施例的存储装置。本实施例涉及设置在读出放大器23a两侧的存储单元区域的一个中的字线数目不同于第一实施例中的字线数目的情况。下面将仅描述与第一实施例不同的点。《配置》
69.图11示出了根据本实施例的存储单元阵列21、行解码器22a、列解码器22b、读出放大器23a和写入驱动器24的平面布局，并且对应于第一实施例中描述的图2。
70.如图所示，根据本实施例的存储单元阵列21进一步包括在第一实施例中描述的图2中的第三区域21-3。第三区域21-3包括多个存储单元mc和基准单元rc，并且设置在第二区域21-2和写入驱动器24之间。然后，每条位线bl共同连接在第一区域21-1、第二区域21-2和第三区域21-3之间。每条源极线sl共同连接到第二区域21-2和第三区域21-3。
71.图12是根据本实施例的存储单元阵列21的局部区域的电路图，并且对应于在第一实施例中描述的图3。如图所示，存储单元阵列21的第三区域21-3包括布置成矩阵的多个存储单元mc。第三区域21-3包括m条(m是1或更大的自然数，在本示例中为128)字线wl和l条位线bl和源极线sl。
72.然后，在第三区域21-3中，同一行中的存储单元mc的选择晶体管st的栅极共同连接到相同的字线wl128至wl255。同一列中的存储单元mc的选择晶体管st的漏极共同连接到相同的位线bl0至bl1023。此外，同一列中的存储单元mc的存储元件me的另一端共同连接到相同的源极线sl0至sl1023。
73.此外，第三区域21-3包括基准位线rbl和基准源极线rsl。然后，m个基准单元rc分别连接到字线wl128至wl255，选择晶体管st的漏极共同连接到基准位线rbl，并且基准元件re的另一端共同连接到基准源极线rsl。因此，在图11和图12的示例中，可以认为第二区域21-2中的字线wl的数目增加到(n+m)。
74.在本示例中，将以下情况作为示例描述：第三区域21-3与第二区域21-2相邻设置并且第二区域21-2和和第三区域21-3由同一写入驱动器24驱动。然而，第三区域21-3可以
设置在与第一区域21-1相邻的位置。在这种情况下，第一区域21-1和第三区域21-3由同一写入驱动器24驱动。《操作》
75.接下来，将描述根据本实施例的读取数据的方法。图13是根据本实施例的数据读取操作的流程图，并且对应于在第一实施例中描述的图3。
76.如图所示，当第三区域21-3中的存储单元mc不是读取目标时，也就是说，当第一区域21-1或第二区域21-2被访问时(步骤s20中的否)，执行步骤s12中的处理以及第一实施例中描述的后续步骤。也就是说，执行2t-2r(b)模式中的数据读取操作。
77.另一方面，当第三区域21-3中的存储单元mc是读取目标时(步骤s20中的是)，行解码器22a选择第三区域21-3中的任一条字线wlk(步骤s21)。k是2n到(2n+(m-1))之间的自然数。
78.然后，对所选位线blj和基准位线rbl充电，电流流经所选位线blj和基准位线rbl。然后，由流经所选位线blj和基准位线rbl的电流确定的电势被传送到读出放大器23a(步骤s22)。然后，读出放大器23a基于所选位线blj和基准位线rbl的电势来确定在所选存储单元mc中保持的数据是“0”还是“1”(步骤s23)。之后，执行步骤s15中的处理。
79.步骤s21的状态在图14中示出。图14是存储装置20的局部区域的框图，并且特别关注所选字线wlk、所选位线blj、所选源极线slj、基准位线rbl和基准源极线rsl。
80.图14的示例示出在第三区域21-3中选择位线bl0并且进一步选择字线wl128的情况。在这种情况下，在第一区域21-1和第二区域21-2中不选择字线wl。也就是说，从连接到位线bl0和字线wl128的一个存储单元mc将数据读给位线bl0。与此同时，从连接到基准位线rbl和字线wl128的一个基准单元rc将数据读给基准位线rbl。在下文中，这样的操作模式被称为1t-1r模式。《本实施例的效果》
81.根据本实施例，即使当具有n条字线wl的区域21-1和具有(n+m)条字线wl的区域21-2和21-3设置在读出放大器23a的两侧时，第一实施例也可以应用于能够以2t-2r(b)模式操作的区域(在本示例中为第一区域21-1和第二区域21-2)。
82.可以将各种使用方法应用于第三区域21-3。在本实施例中，将应用1t-1r模式的情况作为示例进行描述，但不限于此。《第四实施例》
83.接下来，将描述根据本公开的第四实施例的存储装置。本实施例涉及设置在读出放大器23a两侧的存储单元区域中的字线数目不同于第二实施例中的字线数目的情况。也就是说，本实施例对应于第二实施例和第三实施例的组合。下面将仅描述与第二实施例和第三实施例不同的点。《配置》
84.在根据本实施例的存储单元阵列21中，在第二实施例中描述的图8中，用于通过连接到互补位线的两个存储单元mc来保持数据的第三区域21-3设置在第二区域21-2和写入驱动器24之间。其他方面如在第三实施例中参照图11所描述的。
85.图15是根据本实施例的存储单元阵列21的局部区域的电路图，并且对应于在第三实施例中描述的图12。如图所示，存储单元阵列21的第三区域21-3包括布置成矩阵的多个
存储单元mc。与第三实施例中类似，第三区域21-3包括m条字线wl、l条位线bl和l条源极线sl。
86.然后，在第三区域21-3中，同一行中的存储单元mc的选择晶体管st的栅极共同连接到相同的字线wl128至wl255。同一列中的存储单元mc的选择晶体管st的漏极共同连接到相同的位线bl0至bl1023。此外，同一列中的存储单元mc的存储元件me的另一端共同连接到相同的源极线sl0至sl1023。也就是说，在第二实施例中描述的图9中，可以认为第二区域21-2中的字线wl的数目从n增加到(n+m)。
87.同样在本示例中，第三区域21-3可以设置在与第一区域21-1相邻的位置。在这种情况下，第一区域21-1和第三区域21-3由同一写入驱动器24驱动。《操作》
88.接下来，将描述根据本实施例的读取数据的方法。根据本实施例的数据读取操作如在第三实施例中描述的图13所示。与图13的不同之处在于，当从第三区域21-3读取数据时，选择两条互补位线blj和bl(j+1)。也就是说，如第二实施例中所述，从连接到第三区域21-3中的字线wlk的存储单元mc将数据读给位线blj，并且将读给位线blj的数据的互补数据读给位线bl(j+1)。在下文中，这样的操作模式被称为2t-2r模式。《本实施例的效果》
89.根据本实施例，即使当具有n条字线wl的区域21-1和具有(n+m)条字线wl的区域21-2和21-3设置在读出放大器23a的两侧时，第二实施例也可以应用于能够以4t-4r模式操作的区域(在本示例中为第一区域21-1和第二区域21-2)。
90.可以将各种使用方法应用于第三区域21-3。在本实施例中，将应用2t-2r模式的情况作为示例进行描述，但不限于此。《第五实施例》
91.接下来，将描述根据本公开的第五实施例的存储装置。本实施例涉及可以适当选择在第一实施例至第四实施例中描述的操作模式的配置。下面将仅描述与第一实施例至第四实施例不同的点。
92.图16是根据本实施例的处理器系统1的框图。与第一实施例中描述的图1的不同之处在于，控制器28包括模式选择器40。模式选择器40可以不是控制器28的一部分，并且可以通过单独的硬件或软件来实现。模式选择器40将访问模式改变为存储单元阵列21。也就是说，根据本实施例的存储装置20可以在第一至第四实施例中描述的以下操作模式下操作。
·
1t-1r模式
·
2t-2r(b)模式
·
2t-2r模式
·
4t-4r模式
93.存储单元阵列21的配置如图3或图12所述。当不使用1t-1r模式和2t-2r模式时，可以采用图9或图15中所示的配置。
94.当模式选择器40选择任一模式时，将该效果的信息传送到解码器22、读出放大器23和写入驱动器24。然后，如第一实施例至第四实施例中所述，每个电路单元在所选模式下操作。《本实施例的效果》
95.根据本实施例，操作模式可以通过模式选择器40适当地选择。通常，用作被存储信息的单位的存储单元的数目越大，在高速操作和高可靠性方面越有利，但是芯片面积也越大。例如，可以想象1t-1r模式用于rom使用，2t-2r模式用于l2高速缓存使用，而4t-4r用于l1高速缓存使用。在这方面，根据本实施例，可以实现能够无缝切换这些模式的存储器。
96.模式选择器40可以接收例如来自总线主控装置10的模式信号，并且基于该模式信号选择操作模式。也就是说，总线主控装置10可以向存储装置20发送针对1t-1r模式、2t-2r(b)模式、2t-2r模式和4t-4r模式中的任一模式的操作请求，并且存储装置20可以相应地接收操作请求。
97.替代地，例如，关于操作模式的信息可以存储在存储单元阵列21的任何区域中。然后，当存储装置20通电时，该信息可以被读取到模式寄存器等(未示出)中，并且模式选择器40可以基于读取的信息来选择操作模式。《修改示例等》
98.如上所述，根据第一实施例至第四实施例的存储装置，可以提高操作可靠性。虽然使用各种实施例进行如上所述的描述，但是实施例不限于上述实施例，并且可以对其进行各种修改。
99.图17a是上述实施例中描述的选择两条字线wl的方法的概念图。如图所示，当在第一区域21-1中选择字线wli时，在第二区域21-2中选择字线wl(n+i)。也就是说，在两条所选字线wli和wl(n+i)之间存在(＝exist)n条未选定字线wl。然而，存在于两条所选字线wl之间的未选定字线wl的数目可以不是n。例如，存在于两条所选字线wli和wl(n+i)之间的未选定字线wl可以包括虚设字线wl。在这种情况下，未选定字线wl的数目大于n。
100.此外，例如，存在于两条所选字线wli和wl(n+i)之间的未选定字线wl的数目可能不总是n。该状态在图17b中示出。也就是说，未选定字线wl的数目允许与n在一定范围内的偏差。在图17b的示例中，示出了两条所选字线wli和wlm(m是n至(2n-1)之间的自然数)之间的未选定字线wl的数目可能与n不同的情况，例如，取决于所选字线wl的集合，在10％到20％的范围内。换句话说，在两条所选字线wl的数目在预定范围(例如，n＝64)内的情况下，未选定字线wl的数目可以在58至70(正负10％)的范围内就足够了。对于每次应用，允许多少偏差是不同的，因此，可以根据所要求的请求适当地设置未选定字线wl的数目就足够了。也就是说，无论选择哪个行地址，都可以对从位线bl到源极线sl的单元电流(和基准电流)的路径中的电阻值的影响进行平均，并且可以不同地设置平均程度。电阻值的影响可能无法进行平均。也就是说，当在数据读取操作期间选择两条字线wl时，从位于读出放大器23a之间的两个区域21-1和21-2中的一个区域中选择仅一条字线wl，并且从另一个区域中选择一条字线wl就足够了。
101.此外，可以视情况选择将地址分配给字线wl的方法。图18a示出了字线地址分配方法的第一示例。在图18a的示例中，将唯一的物理地址add0到add127分别分配给第一区域21-1和第二区域21-2中的字线wl0到wl127。然后，当总线主控装置10发送一个地址addi时，例如，存储装置20的控制器28生成地址add(i+n)，并将地址add(i+n)存储在地址缓冲器26中。然后，将地址addi和add(i+n)发送到解码器22。控制器28可以将n的值保持在任何一个寄存器中的(i+n)计算公式中，并使用该值来执行(i+n)的计算。替代地，地址add之间的对应关系可以提前存储为表格。例如，可以维护下表。
add0:add64add1:add65add2:add66add3:add67
…
add63:add127
102.然后，例如，当从总线主控装置10接收到地址add0时，控制器28选择与地址add0对应的地址add64，并将地址add64发送到地址缓冲器26。该处理可以由行解码器22a代替控制器28来执行。
103.图18b涉及第二字线地址分配方法。在第二方法中，可以将相同的地址分别分配给第一区域21-1中的字线wl0至wl63和第二区域21-2中的字线wl64至wl127。也就是说，地址add0被分配给字线wl0和wl64，而地址add1被分配给字线wl1和wl65。在这种情况下，可以通过仅解码从总线主控装置10接收到的地址来选择两条字线wl。
104.存储单元阵列21和读出放大器23的平面布局不限于图2所示。例如，可以使用图19的示例。在图19的示例中，读出放大器23a在第一方向上(而不是第二方向上)设置在第一区域21-1和第二区域21-2之间。即使在这种情况下，无论地址如何，也可以使由两条字线wl选择的两个存储单元mc的位线长度基本恒定。例如，在图19的示例中，第一区域21-1中的字线wl0选择最靠近列选择器23b和读出放大器23a的存储单元mc。另一方面，在第二区域21-2中，字线wl64选择离列选择器23b和读出放大器23a最远的存储单元mc。
105.此外，在上述实施例中，将mram作为存储装置20的示例进行描述。然而，存储器不限于mram，并且可以是例如reram、pcram或其他非易失性存储器。在reram的情况下，其电阻由于场致巨大电阻改变效应而改变的电阻改变元件被用作存储元件me和基准元件re。在pcram的情况下，将由于电流被施加于重写入数据时产生的焦耳热而改变相变材料的相状态的相变元件用作元件me和re。当使用这些元件时，读/写电路的读单元和写单元可以具有根据要使用的元件的电路配置，并且读单元和写单元可以使用已知的电路配置。
106.在上述实施例中，虽然将存储单元mc由一个选择晶体管和一个数据存储元件形成的情况作为示例进行描述，但是本公开不限于这种形式。
107.在上述实施例中，虽然将处理器系统1作为示例描述，但是例如，可以使用存储器系统来代替处理器系统1。在这种情况下，存储装置20可以是用于存储的存储器，总线主控装置10可以是诸如个人计算机或数码相机的主机装置。
108.虽然已经描述了目前被认为是本发明的某些实施例，但是应该理解，可以对其进行各种修改，并且意图是所附权利要求涵盖属于本发明的真正精神和范围的所有这样的修改。
109.本领域技术人员应该理解，各种修改、组合、子组合和改变可以根据设计要求和其他因素而发生，只要它们在所附权利要求或其等同物的范围内。

技术特征：

1.一种存储装置，包括：单元阵列，所述单元阵列包括包含多个第一存储单元的第一区域和包含多个第二存储单元的第二区域；多条第一字线，连接到多个所述第一存储单元中的每一个；多条第二字线，连接到多个所述第二存储单元中的每一个；第一位线，共同连接到多个所述第一存储单元和多个所述第二存储单元；行解码器，在数据读取操作期间根据行地址并行选择所述第一字线中的一条和所述第二字线中的一条；以及读出放大器，设置在所述第一区域和所述第二区域之间，并且在所述数据读取操作期间电连接到所述第一位线。2.根据权利要求1所述的存储装置，其中，多条所述第一字线和多条所述第二字线分别沿第一方向设置，所述第一位线沿着不同于所述第一方向的第二方向设置，以及所述读出放大器在所述第二方向上设置在所述第一区域和所述第二区域之间。3.根据权利要求2所述的存储装置，其中，所述行解码器并行选择所述第一字线中的一条和所述第二字线中的一条，使得在根据第一行地址选择的所述第一字线中的一条和所述第二字线中的一条之间的所述第一字线和所述第二字线的数目以及在根据不同于所述第一行地址的第二行地址选择的所述第一字线中的一条和所述第二字线中的一条之间的所述第一字线和所述第二字线的数目落入预定范围内。4.根据权利要求3所述的存储装置，其中，所述行解码器选择所述第一字线中的所述一条和所述第二字线中的所述一条，使得在从所述第一存储单元中的一个和所述第二存储单元中的一个到所述读出放大器的路径上，对所述第一位线的路径长度在所述第一行地址和所述第二行地址之间求平均值，所述第一存储单元中的一个连接到所述第一字线中的一条，所述第二存储单元中的一个连接到所述第二字线中的一条。5.根据权利要求4所述的存储装置，其中，在根据所述第一行地址选择的所述第一字线中的一条和所述第二字线中的一条之间的所述第一字线与所述第二字线的数目之和等于在根据所述第二行地址选择的所述第一字线中的一条和所述第二字线中的一条之间的所述第一字线与所述第二字线的数目之和。6.根据权利要求3所述的存储装置，其中，在所述数据读取操作期间，所述行解码器在所述第一区域中，基于离所述读出放大器最远的所述第一字线中的一条来选择第i条所述第一字线，以及在所述第二区域中，基于最靠近所述读出放大器的所述第二字线中的一条来选择第i条所述第二字线，其中i是从1到n的自然数，n是所述第一字线的数目和所述第二字线的数目，并且是所述第一存储单元的数目和所述第二存储单元的数目。7.根据权利要求6所述的存储装置，其中，
所述第一区域进一步包括分别连接到n条所述第一字线的n个第三存储单元，所述第二区域进一步包括分别连接到n条所述第二字线的n个第四存储单元，所述存储装置进一步包括共同连接到所述第三存储单元和所述第四存储单元的第二位线，所述第一存储单元中的一个和所述第二存储单元中的一个保持相同的数据，所述第一存储单元中的一个连接到所述第一区域中的所选一条所述第一字线，所述第二存储单元中的一个连接到所述第二区域中的所选一条所述第二字线，以及在所述数据读取操作期间，基于从所述第一存储单元中的一个和所述第二存储单元中的一个读取的数据的第一读取电势经由所述第一位线被传送到所述读出放大器，以及通过第二位线将基于从所述第三存储单元中的一个和所述第四存储单元中的一个读取的数据的第二读取电势传送到所述读出放大器，所述第三存储单元中的一个连接到所选一条所述第一字线，所述第四存储单元中的一个连接到所选一条所述第二字线。8.根据权利要求7所述的存储装置，其中，所述第三存储单元和所述第四存储单元是在所述数据读取操作期间保持基准数据的基准单元。9.根据权利要求7所述的存储装置，其中，所述第三存储单元保持由所述对应的第一存储单元保持的数据的补充数据，以及所述第四存储单元保持由所述对应的第二存储单元保持的数据的补充数据。10.根据权利要求1所述的存储装置，其中，进一步包括：第一源极线，连接到所述第一存储单元；以及第二源极线，连接到所述第二存储单元，其中，所述第一源极线和所述第二源极线在所述第一区域和所述第二区域之间的区域中在物理上隔开。11.根据权利要求6所述的存储装置，其中，进一步包括：m条第三字线，其中m是大于或等于1的自然数，其中，所述单元阵列进一步包括第三区域，所述第三区域包括连到所述第三字线和所述第一位线的m个第五存储单元，以及当从所述第一区域和所述第二区域读取数据时，所述行解码器在所述第一区域中选择第i条所述第一字线，并在所述第二区域中选择第i条所述第二字线，而不选择所述第三字线。12.根据权利要求11所述的存储装置，其中，当从所述第三区域读取数据时，所述行解码器选择所述第三字线，而不选择n条所述第一字线和n条所述第二字线。13.根据权利要求11所述的存储装置，其中，所述第一区域进一步包括分别连接到n条所述第一字线的n个第三存储单元，所述第二区域进一步包括分别连接到n条所述第二字线的n个第四存储单元，所述第三区域进一步包括分别连接到所述第三字线的m个第六存储单元，所述存储装置进一步包括第二位线，所述第二位线共同连接到所述第三存储单元、所
述第四存储单元和所述第六存储单元，所述第一存储单元中的一个和所述第二存储单元中的一个保持相同的数据，所述第一存储单元中的一个连接到所述第一区域中的所选一条所述第一字线，所述第二存储单元中的一个连接到所述第二区域中的所选一条所述第二字线，以及当从所述第一区域和所述第二区域读取数据时，基于从所述第一存储单元中的一个和所述第二存储单元中的一个读取的数据的第一读取电势经由所述第一位线被传送到所述读出放大器，以及通过第二位线将基于从所述第三存储单元中的一个和所述第四存储单元中的一个读取的数据的第二读取电势传送到所述读出放大器，所述第三存储单元中的一个连接到所选一条所述第一字线，所述第四存储单元中的一个连接到所选一条所述第二字线。14.根据权利要求13所述的存储装置，其中，在所述第一区域和所述第二区域中，数据由两个存储单元保持，所述两个存储单元包括所述第一存储单元中的一个和所述第二存储单元中的一个，以及所述第三存储单元和所述第四存储单元中的每一个都是在所述数据读取操作期间保持基准数据的基准单元。15.根据权利要求13所述的存储装置，其中，在所述第一区域和所述第二区域中，数据由四个存储单元保持，所述四个存储单元包括所述第一存储单元中的一个、所述第二存储单元中的一个、所述第三存储单元中的一个和所述第四存储单元中的一个，所述第三存储单元保持由所述对应的第一存储单元保持的数据的补充数据，以及所述第四存储单元保持由所述对应的第二存储单元保持的数据的补充数据。16.根据权利要求13所述的存储装置，其中，当从所述第三区域读取数据时，所述行解码器选择所述第三字线，而不选择n条所述第一字线和n条所述第二字线，以及通过所述第一位线将基于从所述第五存储单元读取的数据的第三读取电势传送到所述读出放大器，并且进一步地，通过所述第二位线将基于从所述第六存储单元读取的数据的第四读取电势传送到所述读出放大器。17.根据权利要求16所述的存储装置，其中，在所述第三区域中，数据由所述第五存储单元保持，以及所述第六存储单元是从所述第五存储单元读取数据时保持基准数据的基准单元。18.根据权利要求16所述的存储装置，其中，在所述第三区域中，数据由所述第五存储单元和所述第六存储单元保持，以及所述第六存储单元保持由所述第五存储单元保持的数据的补充数据。19.根据权利要求6所述的存储装置，其中，所述存储装置具有第一模式和第二模式，所述存储装置进一步包括在所述第一模式和所述第二模式之间切换的选择器，以及在所述数据读取操作期间，所述行解码器在所述选择器选择所述第一模式时，并行选择第i条所述第一字线和第i条所述第二字
线，以及在所述选择器选择所述第二模式时，选择所述第一字线中的一条或所述第二字线中的一条。20.根据权利要求1所述的存储装置，其中，所述第一存储单元和所述第二存储单元中的每一个包括选择晶体管和电阻变化元件。21.根据权利要求20所述的存储装置，其中，所述存储装置是磁阻式随机存取存储器mram、电阻性随机存取存储器reram和相变随机存取存储器pcram中的一个。22.根据权利要求21所述的存储装置，其中，所述存储装置是非易失性存储器。

技术总结

一种存储装置包括：单元阵列，所述单元阵列包括包含第一存储单元的第一区域和包含第二存储单元的第二区域；连接到所述第一存储单元中的每一个的第一字线；连接到所述第二存储单元中的每一个的第二字线；共同连接到所述第一存储单元和所述第二存储单元的第一位线；行解码器，所述行解码器在数据读取操作期间并行选择所述第一字线中的一条和所述第二字线中的一条；以及读出放大器，所述读出放大器在所述第一区域和所述第二区域之间并且在所述数据读取操作期间电连接到所述第一位线。据读取操作期间电连接到所述第一位线。据读取操作期间电连接到所述第一位线。