电子设计工程
Electronic Design Engineering
第26卷Vol.26第18期No.182018年9月Sep.2018
收稿日期：2017-12-06
稿件编号：201712018
基金项目：国家自然科学基金资助项目（61401205）
作者简介：王保坤（1992—），男，江苏徐州人，硕士研究生。研究方向：数字电路的可靠性分析与近似加法器。 随着超大规模集成电路技术的飞速发展，电路中各种错误的发生是不可避免的。利用容错技术可以提高电路的可靠性[1]。近年来，集成电路（Integrated Circuits ，IC ）设计中由芯片功耗增大所带来的挑战引起了人们的广泛关注[2]。一些具有容错能力的应用工程（如多媒体处理、模式识别与机器学习等）在计算过程中可容纳一些错误。对于这些与人类听觉或视觉等感官有密切关系的应用场合，一些错误可以忽略不计。这就为通过降低精度要求而实现节能设计提供了良好的机会。先前的文献已经提出了不同种
类的近似加法器结构。文献[3]提出了低位或门加法器（Lower-Part-OR Adder ，LOA ），它利用精确加法器来计算较高位的和，利用逻辑或门来计算较低位和的近似值。除此之外，不精确部分的最高两位通过逻辑与门产生进位输入信号并传递给精确部分以提高整个近似加法器的运算精度。相对于经典精确加法器，LOA 拥有更少的面积开销与功率损耗，但其错误率却极高。文献[4]提出了容错加法器（Error-Tolerant Adder I ，ETAI ）。这种加法器利用修改后的逻辑异或门来计算较低位的近似和，用精确加法器计算较 一种混合结构的新型近似加法器
eoo王保坤1，班恬2
（南京理工大学电子工程与光电技术学院，江苏南京210094）
摘要：近似计算是超大规模集成电路（very large scale integration circuit ，VLSI ）设计与测试的新型设计方式。基于近似的思想，运算电路通过适当地牺牲运算精度来提高容错应用系统的性能。本文提出了一种具有混合结构的新型近似加法器，它可以产生不同精度的运算结果。本文对该加法器利用28纳米的全耗尽绝缘体上硅（fully-depleted silicon-on-insulator ，FD-SOI ）的工艺技术进行了电路综合。实验结果表明它的平均误差距离（mean error distance ）优于其他近似加法器设计。相对于行波进位加法器（ripple carry adder ，RCA ），该近似加法器的速度比其快1.35倍，功耗也节约了16%。
最后，本文通过该近似加法器在DCT/IDCT 程序中的运用证明了其实际应用价值。关键词：集成电路技术；近似加法器；容错；DCT/ICT 中图分类号：TN492
文献标识码：A
文章编号：1674-6236（2018）18-0001-05
A novel approximate adder with hybrid structures
WANG Bao⁃kun 1，BAN Tian 2
（School of Electronic and Optical Engineering ，Nanjing University of Science and Technology ，Nanjing
210094，China ）
Abstract:Approximate computing is a new design paradigm in VLSI （very large scale integration circuit ）design and test.Based on the thought of approximation ，arithmetic circuit properly sacrifices its accuracy to improve the performance of fault-tolerant application system.In this paper ，we propose a novel approximate adder with a hybrid structure which produces results of different
precision.The proposed adder is synthesized by utilizing 28nm FD-SOI （fully-depleted silicon-on-insulator ）technology.The experimental results shows that it excels the existing approximate adder designs regarding mean error distance.Compared to RCA （ripple carry adder ），the approximate adder is 1.35times faster and saves
power consumption by 16%.The efficiency is also validated by its application in DCT/IDCT procedures.Key words:integrated circuit technique ；approximate adder ；fault-tolerance ；DCT/IDCT
《电子设计工程》2018年第18期
高位的精确和。通过实验测试，该近似加法器对于较小输入运算的错误率较高。为解决这一缺陷，该文献作者在文献[5]中提出了ETAII 。利用分块的思想，将整个电路结构分成若干个子加法器模块，这样可以将整条进位传输路径截断成较短路径，因而减少电路的延时与动态功耗。为进一步提高ETAII 的正确率，文献[5]提出了ETAM 。与ETAII 仅考虑前一个模块的进位信号不同，ETAM 里的多个进位产生模块级联为较高位的模块提供进位输入信号。文献[6]提出了精度可配置加法器（Accuracy-Configurable Approximate Adder ，ACA adder ）。该近似加法器可以运行在精确模式与近似模式之下。它利用若干个子
加法器来计算和的部分值，运算精度较高。但由于电路配置了错误检测与纠正模块，导致较大的功耗与面积。文献[7]提出的预测进位选择加法器（Speculative Carry Select Addition ，SCSA ）的思想来自于对加法运算进位链的推断。每个子模块的进位输出信号仅由该模块所有位来决定，通过数据选择器来选择不同情况下进位输出信号的数值，这将导致更大的面积与功耗。文献[8]提出了一种非常有效的进位推断方法，该方法可保证近似加法器有较低的相对误差，同时有较少的面积与功耗。
本文提出了一种具有混合结构的新型近似加法器（HYB adder ），该加法器可以在计算精度与其他性能参数之间获取平衡。因为最高有效位在计算中起到了更为重要的作用，因此该加法器从最低位到最高位分别由3种不同精度、不同结构的子模块组成。
1混合结构近似加法器（HYB adder ）
1.1
近似加法器的结构
以16位加法器为例。将16位加数分成精确部分（高8位）与非精确部分（低8位）。精确部分由经典精确加法器组成，如行波进位加法器（Ripple Carry Adder ，RCA ）或超前进位加法器（Carry Look-ahead Adder ，CLA ）。非精确部分被分成两个子模块，其具体结构如下说明：
1）低位部分：为截断最低4位加数的进位传递
路径，此部分没有进位产生。图1为1位精确加法器与1位近似加法器的卡诺图（二者均不考虑进位输入信号）。近似加法器将和“10”转化为“01”，因而此
部分可采用逻辑或门来参与计算。这样做可有效减
少电路面积与延时。
图1精确1位加法器与近似1位加法器不考虑进位输入时
的卡诺图
2）中间部分：采用一种省略最低位进位的近似
超前进位加法器来计算中间4位加数的和。设加法器第i 位的两个输入分别为a i 、b i ，进位输入为c i 。
第i 位的进位传递信号p i 与进位产生信号g i 的表达式如下所示：
p i =a i ⊕b i ，g i =a i ∙b i
（1）第i 位的近似进位输出c *i 与近似和s *i 由下式表示：
s *0=p 0，c *
0=g 0
（2）s *i =p i ⊕c *
i -1
（3）
c *
i
=g i +g i -1∙p i +...+g 0∙∏j =1
i p j
（4）
其中，i >1。
如果p i =1，c i =c i -1，代表第i -1位的进位输出
信号传递到了第i 位来。如果g i =1，c i =1，
代表了第i 位产生了进位输出。该部分还将为高位精确部分产生一个进位输入信号，以增加运算的精确度。下图是16位HYB Adder
的电路结构图：
图216位HYB Adder 的电路结构图
1.2
近似加法器的误差特性分析
1）错误率：将N 位近似加法器分成三部分，其中
包括m 个较高位、p 个中间位和l 个较低位，即
N =m +p +l 。
最低部分的误差分析：当此部分任一位的两个输入同时为1时，即产生了进位输出信号，此时输出结果错误。因此，此部分产生错误结果的概率为：
P OR =1-(34
)l （5）中间部分的误差分析：此部分一共包含p /k 个子
模块，k 代表上文提出的近似超前进位加法器的位宽。当第i -1个子模块产生进位输出信号时，第i 个子模块的输出将出错，概率为
P =14+14×12+14×12×12+...+14×(12k -1)=12(1-12k )，因此，近似超前进位加法器的错误率为：
P CLA =1-(1-(12(1-12
k )))p
k -1
（6）
其中p
k
≥2。
显然，当p
k
≥2时，电路整体的错误率：
P total =1-(1-P OR )(1-P CLA )
（7）当p
k
=1时，电路的中间部分只有一个近似超前进位加法器模块。此时若最低部分（所有逻辑或门）
不发生错误，即最低部分不产生进位输出，则电路整体就是正确的，那么整个近似加法器的错误率完全取决于最低部分的错误率，即P error =P OR 。式（7）表明本近似加法器的错误率独立于参数N 与m 。表1列出了l 与p 取不同值时该近似加法器的错
误率（k =4）。
表1
l 与p 取不同值时的错误率
l 448
p 484
错误率（%）68.3683.1989.99
2）误差距离：相对于错误率，误差距离（Error
Distance ，ED ）与平均误差距离（Mean Error Distance ，MED ）可更有效地衡量近似电路的运算性能[9]。对于近似加法器来说，ED 是指精确的和（S ）与近似的和
（S ’）之差的绝对值，即
ED =|
|S ′-S （8）
其中，S 是精确加法器的和，S ’是近似加法器的和。MED 指对给定输入向量下ED 的平均值[9]，是评
估多位加法器运算性能的有效指标。
MED =E [ED ]=∑i
ED i P (ED i )=∑i
2i q i
（9）其中，P (ED i )是ED i 的概率，
q i 是加法器中第i 位的错误率。
为计算MED ，本文利用Verilog HDL 语言搭建了
一个有效平台，其结构如图3
所示：
图3计算MED 的平台结构图
此平台工作在clk 的上升沿，由异步复位信号rst 进行初始化。其中，信号x 代表精确加法器（Accurate Adder ）模块与近似加法器（Approximate Adder ）模块的输入数据，其范围是0~2N -1。比较模块（Comparator ）用以比较两个加法器产生的输出（y a 与y ap ）。比较模块中的计数器（count ）用来计算在给定相同输入下两个加法器产生不同输出的个数。由于遍历所有输入的组合，q i 的值便可由count 与2N 之比得到。
2比较与分析
本文将所提出的近似加法器用Verilog HDL 语言描绘，并利用28纳米的FD-SOI 标准单元库[10]在Cadence RTL Compiler 下进行了电路综合。图4给出了16位HYB Adder 的电路结构图，其各个部分的位
宽为m =8，l =p =4
。
图416位近似加法器综合后的结构图
图4中最下方的模块为HYB Adder 中的低位部分，即逻辑或门组成的模块。中间位置为HYB
王保坤，等一种混合结构的新型近似加法器
《电子设计工程》2018年第18期Adder的中间部分结构，即近似CLA。最上方则为高
位部分，是精确加法器RCA模块。
为了比较HYB Adder与其他加法器在面积、延
时、功耗与误差性能方面的表现，本文也对经典精确
加法器RCA以及其他4个已被提出的近似加法器进
行了电路综合，各加法器的子模块位宽都选择了4
位（k=4），精确部分都使用了相同的RCA电路结
构。LOA、ETA-I与HYB加法器的精确部分与不精
确部分均为8位位宽。为保证电路可比性，我们没
有将ACA的错误检测与纠正电路考虑进来，因为这
样会增加电路额外的面积开销与延时。实验结果如
下表所示。
表2各16位加法器性能参数比较
名称RCA LOA[3] ACA[4] ETA-I[5] SCSA[6] HYB 面积/μm2
95
76
118
机器人 单片机
126
191
110
功耗/nW
15131
9043
14659
9799
19931
12779
延时/ps
1038
594
280
583
356
772
错误率/%
89.99
5.77
89.99
8.79
68.36
平均误差
距离
697
677.5
1274.1
2587.5
104
由于完全利用逻辑或门进行低位运算，LOA拥有比HYB更小的面积与功耗，但HYB中间部分更为精确的运算机制使其比LOA的错误率更低。因为截断了整个或部分的进位传播路径，所以ETA-I比HYB的延时与功耗更小。然而由于配置了修改后的异或门与控制信号产生单元，ETA-I的面积开销比HYB更大。同时，ETA-I高达接近90%的错误率可
能会限制其在实际工程中的运用。ACA在延时方面优势最突出，因为其缩短的进位链减少了关键路径
延时。SCSA运行速度较快且错误率较低，但由于进位选择机制使其配置了包含两个经典精确加法器的窗口加法器，因此SCSA的面积开销与功耗在所有加法器中最大。尽管HYB比ACA与SCSA的错误率要高出不少，但ACA与SCSA的高位运算精度却不乐观，这些都在其平均误差距离上有所体现。在参与比较的所有加法器中，HYB的平均误差距离最小，因此HYB在运算电路的应用是有很大意义的。
3近似加法器在DCT/IDCT中的应用DCT/IDCT的图像处理程序中包含了大量的加法、乘法与除法运算[11-13]，我们将此程序中的所有32位的精确加法器替换成了32位的近似加法器（l=8，p=8，m=16）。
通常用峰值信噪比（Peak to Signal Noise Ratio，PSNR）来衡量图像的失真程度[14-15]，其公式如（10）所示。PSNR的值越大，代表处理过的图像失真越小。
PSNR=20log10(MAX MSE)dB（10）其中，MAX代表图像像素值的最大值，MSE为原始图像I与经过DCT/IDCT重构后的图像K（二者灰度图的像素矩阵均为m×n）的均方误差[16-17]，其定义如下：
MSE=1mn∑i=0m-1∑j=0n-1||I(i,j)-K(i,j)||2（11）表3是利用近似加法器重构后图像的PSNR值，图5是重构后的图像。
表3精确加法器与近似加法器PSNR值（dB）的比较
防护耳罩
鞋帮加工图像名称
Peppers
Elaine
Baboo带灯放大镜
精确加法器
26.9538
26.1323
23.7859
近似加法器
26.917
2
26.0875
23.7655
图5精确加法器与近似加法器重构后的图像
0204电话录音从表3可以看出，由近似加法器重构后图像的PSNR值仅仅比精确加法器重构后图像的PSNR值损失了一点，而这一点损失也可完全被人眼忽略。
4结束语
本文基于近似的思想，提出了一种新型混合结
构的近似加法器HYB Adder。在故意牺牲一定精度
的前提下，使加法器在延时、面积与功耗等性能参数
方面有较大提升。本文搭建了近似加法器的误差分
析平台以测试各加法器的错误率及误差距离。HYB Adder的平均误差距离在所有加法器中最为优秀。本文还利用Cadence RTL Compiler来综合各加
法器电路并得到其各项性能参数。从参数比较表可
以看出，本文所提出的HYB Adder的速度与功耗远
远优于经典精确加法器RCA。最后将近似加法器应
用到DCT/ICDT的图像变换之中，重构后的图像与精
确加法器重构后的图像几乎没有任何差别，由此证
明了近似加法器的实用性。
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