[转]串、并⾏加法器
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加法单元是⼀个三端输⼊，两端输出的加法⽹络
吊装工具·串⾏加法器和并⾏加法器
防误闭锁串⾏加法器：只设⼀个全加器称串⾏加法器
典型的串⾏加法器只⽤⼀位全加器，由移位寄存器从低位到⾼位串⾏地提供操作数进⾏相加 过氧化锰并⾏加法器：让各位数据同时相加，就产⽣了并⾏加法器
并⾏加法器解决了同时对数的各位相加，减少了本⾝求和延迟。但是。低位向⾼位产⽣的进位却姗姗来迟。 ·进位链
通常我们将各位之间传递进位信号的逻辑连接构成的进位线路称进位链
(1)串⾏进位⽅式：每⼀级进位直接依赖于前⼀级的进位
(2)并⾏进位⽅式：从数学的⾓度去掉数据的相关项
(3) 分组并⾏进位⽅式：并⾏进位⽅式逻辑表达式没有问题，但是会使得硬件电路结构变得⼗分复杂，⽽且受到元器件前⼊系数的限制，使得完全采⽤并⾏⽅式变得不现实。所以进⾏分组并⾏进位⽅式，具体做法如下：设加法器字长16位，每4位为⼀组，则可将进位链分成两级，第⼀级在⼩组内采⽤并⾏进位链，第⼆级在⼩组间并⾏进位链
串⾏加法器和并⾏加法器
加法器是算术逻辑单元的重要组成部分，它是⼀种⽤于加法运算的器件，其本⾝主要由全加器再配以其他必要的逻辑电路组成，根据组成加法器的全加器个数，可以将加法器分为串⾏加法器和并⾏加法器。 1．串⾏加法器
在串⾏加法器中，只有⼀个全加器，数据逐位串⾏送⼊加法器进⾏运算，如图2-15所⽰。图中FA是全
加器，A、B是两个具有右移功能的寄存器，C为进位触发器。由移位寄存器从低位到⾼位逐位串⾏提供操作数相加。如果操作数长n位，加法就要分n次进⾏，每次产⽣⼀位和，并串⾏地送回A寄存器。进位触发器⽤来寄存进位信号，以便参与下⼀次的运算。
串⾏加法器具有器件少、成本低的优点，但运算速度太慢，所以除去某些低速的专⽤运算器外很少采⽤。
2．并⾏加法器
并⾏加法器由多个全加器组成，其全加器个数的多少取决于机器的字长，由于并⾏加法器可同时对数据的各位相加，读者可能会认为数据的各位能同时运算，其实并不是这样的。这是因为虽然操作数的各位是同时提供的，但低位运算所产⽣的进位会影响⾼位的运算结果。例如：11…11和00…01相加，最低位产⽣的进位将逐位影响⾄最⾼位，因此，并⾏加法器需要⼀个最长运算时间，它主要是由进位信号的传递时间决定的，⽽每个全加器本⾝的求和延迟只是次要因素。很明显，提⾼并⾏加法器速度的关键是尽量加快进位产⽣和传递的速度。
并⾏加法器中的每⼀个全加器都有⼀个从低位送来的进位输⼊和⼀个传送给⾼位的进位输出。通常将传递进位信号的逻辑线路连接起来构成的进位⽹络称为进位链。每⼀位的进位表达式为：
C i=A i B i+(A i⊕B i)C i-1
其中，“A i B i”取决于本位参加运算的两个数，⽽与低位进位⽆关，因此称A i B i为进位产⽣函数（本次进位产⽣），⽤Gi表⽰，其含义是：若本位的两个输⼊均为1，必然要向⾼位产⽣进位。“(A i⊕B i)C i-1”则不但与本位的两个数有关，还依赖于低位送来的进位，因此称A i⊕B i为进位传递函数（低位进位传递），⽤Pi表⽰，其含义是：当两个输⼊中有⼀个为1，低位传来的进位C i-1将向更⾼位传送，所以进位表达式⼜可以写成：摇臂式喷头
C i=G i+P i C i-1
把n个全加器串接起来，就可进⾏两个n位数的相加。这种加法器称为串⾏进位的并⾏加法器，如图2-16所⽰。串⾏进位⼜称⾏波进位，每⼀级进位直接依赖于前⼀级的进位，即进位信号是逐级形成的。
其中：C1=G1+P1C0
C2=G2+P2C1
…
C n=G n+P n C n-1
脚踏式封口机串⾏进位的并⾏加法器的总延迟时间与字长成正⽐，字长越长，总延迟时间就越长。假设将⼀级与门
、或门的延迟时间定为ty，从上述公式中可以看出，每⼀级全加器的进位延迟时间为2ty。在字长为n位的情况下，若不考虑G i、P i的形成时间，从C0→C n的最长延迟时间为
2nty（设C0为加法器最低位的进位输⼊，C n为加法器最⾼位的进位输出）。
显然，串⾏进位⽅式的进位延迟时间太长了，要提⾼加法运算的速度，就要尽可能地减少进位延迟时间，也就是要改进进位⽅式，这就产⽣了并⾏进位⽅式和分组并⾏进位⽅式。限于篇幅，本书不详细介绍这两种⽅式的具体内容。
算术逻辑单元的功能和结构
ALU是既能完成算术运算⼜能完成逻辑运算的部件。由于⽆论是加、减、乘、除运算，最终都能归结为加法运算。因此，ALU的核⼼⾸先应当是⼀个并⾏加法器，同时也能执⾏像与、或、⾮、异或这样的逻辑运算。由于ALU能完成多种功能，所以ALU⼜称为多功能函数发⽣器。
最简单的ALU是4位的，⽬前，随着集成电路技术的发展，多位的ALU已相继问世。为了说明原理，仍以典型的4位ALU芯⽚（74181）为例介绍ALU的结构及应⽤。
74181能执⾏16种算术运算和16种逻辑运算。⼯作于正逻辑或负逻辑的74181的框图分别如图2-17(a)、(b)所⽰。以负逻辑为例，其中：
是两个操作数，为输出结果；C n表⽰最低位的外来进位，C n+4是向⾼位的进位；为组进位产⽣函数输出，为组进位传递函数输出；M表⽰⼯作⽅式（M=0为算术操作，M=1为逻辑操作），S3～S0为功能选择线。
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