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存储器装置数据存取方案以及相关装置、系统和方法与流程

存储器装置数据存取方案以及相关装置、系统和方法
1.优先权要求
2.本技术要求于2021年4月1日提交的题为“存储器装置数据存取方案以及相关装置、系统和方法(memory device data-access schemes,and related devices,systems,and methods)”的美国专利申请序列号17/220,110的提交日期的权益。
技术领域
3.本公开的实施例涉及存储器装置，并且更具体地涉及存储器装置数据存取方案。又更具体地，各个实施例涉及在列平面的边缘处实施数位线的数据存取方案的存储器装置，并且涉及相关的装置、系统和方法。

背景技术：

4.存储器装置通常以内部半导体集成电路的形式设置于计算机或其它电子系统中。存在许多不同类型的存储器，包含例如随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)、电阻式随机存取存储器(rram)、双数据速率存储器(ddr)、低功率双数据速率存储器(lpddr)、相变存储器(pcm)和闪速存储器。
5.存储器装置可以包含以列平面布置的多个存储器单元。数位线可以布置在列平面的相对边缘之间以提供对存储器单元的存取。

技术实现要素：

6.一或多个实施例可以包含存储器装置。所述存储器装置可以包含第一列平面、第二列平面和数据引导电路。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；以及第一数量的数位线，所述第一数量的数位线布置在所述第一边缘与所述第二边缘之间。所述第一数量的数位线可以被配置成对所述第一列平面的多个存储器单元进行存取。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；以及第二数量的数位线，所述第二数量的数位线布置在所述第三边缘与所述第四边缘之间。所述数据引导电路可以被配置成使所述第一数量的数位线中的第一数位线与所述第二数量的数位线中的第二数位线在逻辑上相关。所述第一数位线可以靠近所述第一边缘，并且所述第二数位线可以靠近所述第四边缘。
7.一或多个实施例可以包含存储器装置。所述存储器装置可以包含第一列平面、第二列平面和数据引导电路。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；以及第一数量的数位线，所述第一数量的数位线布置在所述第一边缘与所述第二边缘之间。所述第一数量的数位线可以被配置成对所述第一列平面的多个存储器单元进行存取。所述第一数量的数位线可以包含靠近所述第二边缘的第一数位线。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，
所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；以及第二数量的数位线，所述第二数量的数位线布置在所述第三边缘与所述第四边缘之间。所述第二数量的数位线可以包含靠近所述第三边缘的第二数位线。所述数据引导电路可以被配置成使所述第一数位线与所述第二数位线在逻辑上相关。
8.一或多个实施例可以包含一种系统，所述系统可以包含至少一个输入装置、至少一个输出装置、至少一个处理器装置以及至少一个存储器装置。所述至少一个处理器装置可以可操作地耦接到所述输入装置和所述输出装置。所述至少一个存储器装置可以可操作地耦接到所述至少一个处理器装置。所述至少一个存储器装置可以包含至少一个列块和数据引导电路。所述至少一个列块中的每一个列块可以包含第一列平面和第二列平面。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；第一数位线，所述第一数位线靠近所述第一边缘；以及第二数位线，所述第二数位线靠近所述第二边缘。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；第三数位线，所述第三数位线靠近所述第三边缘；以及第四数位线，所述第四数位线靠近所述第四边缘。所述数据引导电路可以被配置成使所述第一数位线与所述第四数位线在逻辑上相关，并且使所述第二数位线与所述第三数位线在逻辑上相关。
9.一或多个实施例可以包含一种系统，所述系统可以包含至少一个输入装置、至少一个输出装置、至少一个处理器装置以及至少一个存储器装置。所述至少一个处理器装置可以可操作地耦接到所述输入装置和所述输出装置。所述至少一个存储器装置可以可操作地耦接到所述至少一个处理器装置。所述至少一个存储器装置可以包含至少一个列块和数据引导电路。所述至少一个列块中的每一个列块可以包含第一列平面和第二列平面。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；第一数位线，所述第一数位线靠近所述第一边缘；以及第二数位线，所述第二数位线靠近所述第二边缘。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；第三数位线，所述第三数位线靠近所述第三边缘；以及第四数位线，所述第四数位线靠近所述第四边缘。所述数据引导电路可以被配置成使所述第一数位线与所述第四数位线在逻辑上相关。
附图说明
10.虽然本公开以特别指出并且明确要求保护具体实施例的权利要求结束，但是当结合附图阅读时，可以从以下说明更容易地确定本公开范围内的实施例的各种特征和优点，在附图中：
11.图1是展示根据本公开的至少一个实施例的示例存储器装置的框图。
12.图2是展示根据本公开的至少一个实施例的示例存储器装置的功能方面的功能框图。
13.图3是展示根据本公开的至少一个实施例的示例存储器装置的另外功能方面的功能框图。
14.图4a和图4b中的每一个是展示根据本公开的至少一个实施例的示例存储器装置的另外的功能方面的另一个功能框图。
15.图5是展示根据本公开的至少一个实施例的示例方法的流程图。
16.图6是展示根据本公开的至少一个实施例的另一个示例方法的流程图。
17.图7是展示根据本公开的至少一个实施例的示例存储器系统的简化框图。
18.图8是展示根据本公开的至少一个实施例的示例电子系统的简化框图。
具体实施方式
19.存储器装置可以包含多个列块。每个列块可以包含彼此相邻布置的两个列平面。每个列平面可以包含布置在其中的多个存储器单元。可以通过字线和数位线对存储器单元进行存取。具体地，每个存储器单元可以电耦接到一个字线和一个数位线(每个字线可以电耦接到多于一个存储器单元；类似地，每个数位线可以电耦接到多于一个存储器单元)。作为实例，在读取操作中，当字线充电时，字线电耦接到的每个存储器单元可以将电荷(指示存储在存储器单元中的数字值)传送到存储器单元也电耦接到的相应数位线。数据引导电路可以将数位线(例如，一次一个)电耦接到输入/输出电路。输入/输出电路可以提供指示存储器单元处的一或多个电荷的信号。
20.数位线或可由数位线进行存取的存储器单元可能出现故障。在本公开中，对数位线“故障”或“数位线故障”的引用涵盖数位线本身的故障、可由数位线进行存取的一或多个存储器单元的故障和/或与允许存取数位线的在逻辑上相关联的故障(例如，列选择门)。靠近列平面边缘的数位线可能比远离列平面边缘的数位线更可能发生故障。例如，如果列块包含按顺序布置在列块的边缘之间的编号为0到127的128个数位线，则数位线0、63、64和127中的每一个都靠近相关联的列平面的边缘，可能具有最高的故障概率。具体地，由于数位线0和127靠近构成列块的列平面的外边缘，编号为0和127的数位线的故障概率可能比其它数位线的故障概率更高。并且，由于数位线63和64靠近构成列块的所述两个列平面的内边缘，编号为63和64的数位线的故障概率可能比其它数位线的故障概率更高。
21.如果列块的两个列平面都出现故障(“两列平面故障”)，则列块的结果可能不如只有一个列平面出现故障时(“一列平面故障”)的列块的结果。例如，在存储器装置的测试期间，可以对列块的一个列平面实施修复。然而，如果列块的两个列平面都出现故障，则可以确定该列块是不可修复的。
22.本公开的一或多个实施例包含在逻辑上相关的数位线与列平面。数位线与列平面的逻辑关系可以降低两列平面故障率。具体地，本公开的一或多个实施例可以包含使第一列平面的数位线与第二列平面在逻辑上相关和/或使第二列平面的数位线与第一列平面在逻辑上相关。作为具体实例，在包含按顺序布置在列块的边缘之间的编号为0到127的128个数位线的列块中，使编号为63和64的数位线与列平面之一在逻辑上相关和/或使编号为0和127的数位线与列平面中的其它列平面在逻辑上相关可能降低两列平面故障率。其原因之一是相邻的数位线可能比不相邻的数位线更可能一起发生故障。具体地，在此实例中，数位线63和64两者均发生故障可能比数位线0和63两者均发生故障的可能性更大。因此，通过使数位线63和64与列平面中的一个列平面在逻辑上相关，在数位线63和64一起发生故障的情况下(并且列平面中的另一个列平面的其它数位线均未发生故障)，本来是两列平面故障变
成了一列平面故障。
23.一些存储器装置包含列块的列平面之间的输入/输出(io)中断。io中断可能通过缺少列选择(cs)来表征。某些存储器装置在列块的列平面之间包含cs门，否则将是io中断。包含跨越列块的列平面之间的空间的cs门提供对列块的列平面之间的存储器单元之上的数位线的存取。因此，与在列平面之间缺少cs门的相同管芯大小的存储器装置相比，某些存储器装置可以具有另外的存储器容量。
24.本公开的实施例不限于某些存储器装置(即，在列块的列平面之间包含cs门的存储器装置)。然而，本公开的实施例可以在某些存储器装置中实施。在某些存储器装置中实施本公开的实施例的一个结果是与列平面之间的cs门相关联的数位线可以与单个列平面在逻辑上相关。因此，cs门或与cs门相关联的任何数位线的故障可以归因于单个列平面而不是两个列平面。这种逻辑关系可能增加导致一列平面故障而不是两列平面故障的cs门故障的机会。
25.尽管本文参考存储器装置描述了各个实施例，但本公开不限于此，并且实施例可以总体上适用于可以包含或可以不包含存储器装置的微电子系统和/或半导体装置。现在将参考附图来解释本公开的实施例。
26.图1是展示根据本公开的至少一个实施例的示例存储器装置100的功能框图。存储器装置100可以包含例如dram(动态随机存取存储器)、sram(静态随机存取存储器)、sdram(同步动态随机存取存储器)、ddr sdram(双倍数据速率dram，如ddr4sdram等)或sgram(同步图形随机存取存储器)或三维(3d)dram。可以集成在半导体芯片上的存储器装置100可以包含存储器阵列102。
27.在图1的实施例中，存储器阵列102被示出为包含八个存储体bank0-7。可以在其它实施例的存储器阵列102中包含更多或更少的存储体。每个存储体可以包含一或多个列块。每个存储体包含多个存取线(字线wl)、多个数据线(位线bl和/bl)以及布置在所述多个字线wl与所述多个位线bl和/bl的交叉点处的多个存储器单元mc。对字线wl的选择可以由行解码器104执行，并且对位线bl和/bl的选择可以由列解码器106执行。在图1的实施例中，行解码器104可以包含用于每个存储器库bank0-7的相应行解码器，并且列解码器106可以包含用于每个存储器库bank0-7的相应列解码器。
28.位线bl和/bl(在本文中也称为“数位线”)耦接到相应读出放大器samp。来自位线bl或/bl的读取数据可以通过读出放大器samp放大，并且通过互补的本地数据线(liot/b)、传送门(tg)和互补的主数据线(miot/b)传送到读取/写入放大器160。相反地，从读取/写入放大器160输出的写入数据可以通过互补的主数据线miot/b、传送门tg和互补的本地数据线liot/b传输到读出放大器samp，并且写入耦接到位线bl或/bl的存储器单元mc中。
29.存储器装置100通常可以被配置成通过如地址端子110、命令端子112、时钟端子114、数据端子116和数据屏蔽端子118等各种端子(例如，从外部控制器或主机)接收各种输入。存储器装置100可以包含另外的端子，如电源端子120和电源端子122。
30.在考虑的操作期间，通过命令端子112接收的一或多个命令信号com可以通过命令输入电路152传送到命令解码器150。命令解码器150可以包含被配置成通过对所述一或多个命令信号com进行解码来生成各种内部命令的电路。内部命令的实例包含激活命令act和读取/写入信号r/w。
31.进一步地，通过地址端子110接收的一或多个地址信号add可以通过地址输入电路132传送到地址解码器130。地址解码器130可以被配置成将行地址xadd供应给行解码器104并且将列地址yadd供应给列解码器106。尽管命令输入电路152和地址输入电路132被展示为单独的电路，但是在一些实施例中，地址信号和命令信号可以通过公共电路接收。
32.作为激活命令act可以包含响应于命令信号com指示行存取(例如，激活命令)而被激活的脉冲信号。响应于激活信号act，可以激活指定存储体地址的行解码器104。因此，可以选择并且激活由行地址xadd指定的字线wl。
33.读取/写入信号r/w可以包含响应于命令信号com指示列存取(例如，读取命令或写入命令)而被激活的脉冲信号。响应于读取/写入信号r/w，可以激活列解码器106，并且可选择由列地址yadd指定的位线bl。
34.响应于激活命令act、读取信号、行地址xadd和列地址yadd，可以从由行地址xadd和列地址yadd指定的存储器单元mc读取数据。读取数据可以通过读出放大器samp、传送门tg、读取/写入放大器160、数据引导器176、输入/输出电路162和数据端子116输出。进一步地，响应于激活命令act、写入信号、行地址xadd和列地址yadd，可以通过数据端子116、输入/输出电路162、数据引导器176、读取/写入放大器160、传送门tg和读出放大器samp将写入数据供应给存储器阵列102。写入数据可以写入由行地址xadd和列地址yadd指定的存储器单元mc。
35.数据引导器176可以定位于读取/写入放大器160与输入/输出电路162之间。数据引导器176可以被配置成将数位线与输入/输出线电耦接。具体地，数据引导器176可以被配置成将读取/写入放大器160(其通过miot/b、tg、liot/b和samp电耦接到数位线)的输入/输出与输入/输出电路162的输入/输出电耦接。数据引导器176可以被配置成选择哪个数位线电耦接到每个输入/输出线。例如，响应于第一列选择信号(图1中未展示)，数据引导器176可以被配置成将第一组一或多个数位线与多个所选输入/输出线电耦接，并且响应于第二列选择信号(图1中未展示)，数据引导器176可以被配置成将第二组一或多个数位线与所述多个所选输入/输出线电耦接。
36.数据引导器176在读出/写入放大器160和输入/输出电路162之间的位置是作为实例给出。数据引导器176可以定位在存储器装置100内的其它位置中，并且又可以被配置成将数位线与输入/输出线电耦接。例如，数据引导器176可以定位于tg与读出/写入放大器160之间。
37.时钟信号ck和/ck可以通过时钟端子114接收。clk输入电路170可以基于时钟信号ck和/ck生成内部时钟信号iclk。内部时钟信号iclk可以传送到存储器装置100的各个组件，如命令解码器150和内部时钟发生器172。内部时钟发生器172可以生成可以传送到输入/输出电路162(例如，以用于控制输入/输出电路162的操作定时)的内部时钟信号lclk。进一步地，数据屏蔽端子118可以接收一或多个数据屏蔽信号dm。在激活数据掩码信号dm时，可以禁止对应数据的覆写。
38.图2是展示根据本公开的至少一个实施例的示例存储器装置202的功能方面的功能框图。具体地，图2展示了根据本公开的至少一个实施例的两个或超过两个数位线可以如何在逻辑上相关。存储器装置202可以是存储器装置100的实例并且可以包含存储器装置100的所有元件，但是为了简单起见，存储器装置100的元件中的许多元件没有在图2中展
示。
39.存储器装置202包含列块204、列块206和读出放大器区域208。列块204可以是包含存储器装置202的存储器阵列的存储器单元的存储器块。列块204包含第一列平面，即列平面0 210和第二列平面，即列平面1 212。列块206可以类似地包含两个列平面(未展示)。列块204(或列平面0 210和列平面1 212)可以包含多个存储器单元(图2中未展示)。列块204(或列平面0 210和列平面1 212)可以包含被配置成提供对所述多个存储器单元进行存取的多个数位线。例如，当字线(图2中未展示)充电时，字线电耦接到的每个存储器单元可以将电荷传送到相应存储器单元电耦接到的相应数位线或从所述相应数位线接收电荷。在图2中，为简单起见，展示了仅十六个数位线，即，列平面0 210和列平面1 212中的每一个各八个。列平面可以存在任何数量的数位线。
40.存储器装置202包含cs门222、cs门224、cs门226、cs门228和cs门230(其可以统称为cs门或单独称为cs门)。cs门可以被配置成选择性地将数位线电耦接到输入/输出线(例如，图1的输入/输出电路162的输入/输出线)。例如，响应于控制信号(例如，控制信号cs0 240)，cs门222可以被配置成将其电耦接到的数位线电耦接到输入/输出线。数位线与输入/输出线之间的电耦接可以包含一或多个放大器或其它元件(例如，一或多个读出放大器，例如，图1的sa，其可以布置在读出放大器区域208和/或图1的一或多个读取/写入放大器160)。
41.在图2中，为简单起见，展示了仅五个cs门。存储器装置202中可以存在任何数量的cs门。进一步地，在图2中，为简单起见，两个数位线电耦接到cs门222和cs门226中的每一个；并且四个数位线电耦接到cs门224、cs门228和cs门230中的每一个。可以存在电耦接到cs门中的任何或每个cs门的任何数量的数位线。例如，在一些实施例中，可以存在电耦接到cs门中的任何或每个cs门的一个、两个、四个或八个数位线。在其它实施例中，在要在存储器装置202的输入/输出电路(例如，图1的输入/输出电路162)处提供或从所述输入/输出电路接收的逻辑字的大小与电耦接到cs门中的每个cs门的所述多个数位线之间可能存在关系。
42.进一步地，在一些实施例中，一或多个cs门之间可能存在关系(和/或可由相应cs门进行存取的一或多个数位线之间存在关系)。例如，可以使cs门222、cs门224和cs门226相关，使得其被配置成基本上同时(“基本上同时地”)进行存取。例如，数据引导电路(例如，图1的数据引导器176)可以被配置成基本上同时提供控制信号cs0 240、控制信号cs0 242和控制信号cs0 244以基本上同时对cs门222、cs门224和cs门226进行存取。可替代地，数据引导电路可以被配置成基本上同时提供控制信号cs1 246和控制信号cs1 248以基本上同时对cs门228和cs门230进行存取。响应于接收到控制信号，cs门可以被配置成将其相关联的数位线电耦接到输入/输出线。例如，响应于接收到控制信号cs1 246，cs门228可以被配置成将其相关联的数位线中的一或多个数位线电耦接到输入/输出线。
43.列块206可以类似于列块204。列块206可以与列块204互补。例如，当对列块204的数位线进行存取时，可以对列块206的互补数位线(未展示)进行存取。
44.读出放大器区域208可以包含被配置成放大列块204和列块206的数位线上的电荷的一或多个读出放大器(例如，图1的sa)。例如，读出放大器区域208的读出放大器可以被配置成放大在列块204的数位线上发现或施加到所述数位线上的电荷与在列块206上的互补
数位线上发现或施加到所述互补数位线的电荷之间的差异。确定对列块206的哪些数位线进行存取的方式可以与确定对列块204的哪些数位线进行存取的方式相同。例如，cs门可以引起列块204的数位线、列块206的互补数位线和读出放大器区域208的读出放大器之间的电耦接。
45.数据引导电路(例如，图1的数据引导器176)可以被配置成提供一或多个控制信号以控制激活cs门中的哪一个，即关闭以允许电荷传送到输入/输出线或从其相关联的数位线传送到输入/输出线。另外地或可替代地，数据引导电路可以控制哪些输入/输出线电耦接到cs门中的每个cs门。数据引导电路可以被配置成接收传入的列选择信号，所述列选择信号可以包含将数位线电耦接到输入/输出线的指令。数据引导电路可以被配置成响应于传入的列选择信号而确定哪个数位线电耦接到哪个输入/输出线。
46.数据引导电路可以使数位线与传入的列选择信号和/或与输入/输出线在逻辑上相关。例如，数据引导电路可以包含使每个可能的传入的列选择信号与要提供给各个cs门的一或多个控制信号在逻辑上相关的逻辑。进一步地，数据引导电路可以包含使每个cs门的每个数位线与输入/输出线在逻辑上相关的逻辑。
47.例如，数据引导电路可以接收第一列选择信号并将一或多个控制信号输出到某些cs门以对某些数位线进行存取。因此，数据引导电路可以使数位线中的所述两个或多于两个数位线彼此在逻辑上相关，即通过响应于第一列选择信号而对两个或多于两个数位线进行存取。进一步地，数据引导电路可以确定哪些输入/输出线电耦接到某些数位线。
48.作为具体实例，响应于第一列选择信号(例如，“cs0”)，数据引导电路可以被配置成将控制信号(cs0 240、cs0 242和cs0 244)分别提供给cs门222、cs门224和cs门226。因为例如响应于第一列选择信号，基本上同时对电耦接到cs门222、cs门224和cs门226的数位线进行存取，因此所述数位线彼此在逻辑上相关。进一步地，数据引导电路可以确定哪些输入/输出线电耦接到电耦接到cs门222、cs门224和cs门226的数位线中的每个数位线。例如，数据引导电路可以确定将与cs门222和cs门226相关联的数位线和与列平面0 210(cp0)相关联的输入/输出线电耦接，并将与cs门224相关联的数位线和与列平面1 212(cp1)相关联的输入/输出线电耦接。
49.数据引导电路可以被配置成使彼此相邻、彼此不相邻、属于同一列平面和/或不属于同一列平面的数位线在逻辑上相关。例如，在先前的具体实例中，数据引导电路使电耦接到cs门222(位于列平面0 210上)的所述两个数位线与电耦接到cs门226(位于列平面1 212上)的所述两个数位线在逻辑上相关并且使电耦接到cs门224的四个数位线(两个位于列平面0 210上，并且两个位于列平面1 212上)彼此在逻辑上相关。
50.在一些实施例中，数据引导电路可以被配置成使列块的列平面的外边缘中的每个外边缘处的一或多个数位线彼此在逻辑上相关。作为具体实例，列平面0 210可以包含外边缘处的边缘214，并且列平面1 212可以包含列平面1 212的外边缘处的边缘220。数位线232可以靠近边缘214并且数位线238可以靠近边缘220。数据引导电路可以被配置成使数位线232与数位线238在逻辑上相关。例如，数据引导电路可以被配置成响应于接收到单个列选择信号而将数位线232和数位线238电耦接到相应输入/输出线。
51.例如，响应于第一列选择信号(例如，“cs0”)，数据引导电路可以被配置成提供控制信号cs0 240和控制信号cs0 244以分别激活cs门222和cs门226。进一步地，数据引导电
路可以被配置成将cs门222和cs门226电耦接到特定输入/输出线。例如，数据引导电路可以被配置成将数位线232电耦接到与列平面0 210相关联的输入/输出线，并且数据引导电路可以被配置成将数位线238电耦接到与列平面0 210相关联的另一输入/输出线。在此实例中，虽然数位线238位于列平面1 212上，但数位线238电耦接到与列平面0 210相关联的输入/输出线。
52.在一些实施例中，数据引导电路可以被配置成使列块的列平面的内边缘中的每个外边缘处的一或多个数位线彼此在逻辑上相关。作为具体实例，列平面0 210可以包含内边缘处的边缘216，并且列平面1 212可以包含列平面1 212的内边缘处的边缘218。数位线234可以靠近边缘216并且数位线236可以靠近边缘218。数据引导电路可以被配置成使数位线234与数位线236在逻辑上相关。例如，数据引导电路可以被配置成响应于接收到单个列选择信号而将数位线234和数位线236电耦接到相应输入/输出线。
53.例如，响应于第一列选择信号(例如，“cs0”)，数据引导电路可以被配置成提供控制信号cs0 242以激活cs门224。进一步地，数据引导电路可以被配置成将cs门224电耦接到特定输入/输出线。例如，数据引导电路可以被配置成将数位线234电耦接到与列平面1 212相关联的输入/输出线，并且数据引导电路可以被配置成将数位线236电耦接到与列平面1 212相关联的另一输入/输出线。在此实例中，虽然数位线234位于列平面0 210上，但数位线234电耦接到与列平面1 212相关联的输入/输出线。
54.数据引导电路在与另一列平面相关联的输入/输出线处提供对一个列平面上的数位线进行存取的一个结果是，在一些情况下，两个列平面上的数位线的故障可能被视为一列平面故障。作为具体实例，如果数位线234和数位线236均发生故障，并且如果数位线234和数位线236均被配置成(通过数据引导电路)电耦接到与单个列平面相关联的输入/输出线(例如，如以上实例中所描述的)，则数位线234和数位线236的故障可以被视为一列平面故障。类似地，如果数位线232和数位线238均发生故障，并且如果数位线232和数位线238均被配置成(通过数据引导电路)电耦接到与单个列平面相关联的输入/输出线(例如，如以上实例中所描述的)，则数位线232和数位线238的故障可以被视为一列平面故障。
55.在图2中，cs门224被展示为单门。然而，在一些存储器装置中，cs门224可以是或可以包含两个或多于两个门，例如，与列平面0 210相关联的第一cs门和与列平面1 212相关联的第二cs门。
56.另外，虽然本文所提供的实例是关于单独的数位线(例如，数位线232、数位线234、数位线236和数位线238)描述的，但是本公开不限于此。例如，在一些实施例中，靠近边缘的数位线可以包含靠近边缘的两个或多于两个相邻的数位线。例如，靠近数位线232并耦接到cs门222的数位线可以在数位线232被存取和/或电耦接到输入/输出线的基本上同时被存取和/或电耦接到输入/输出线。
57.图3是展示根据本公开的至少一个实施例的示例存储器装置302的另外的功能方面的功能框图。具体地，图3展示了数位线与输入/输出线之间的一组示例逻辑关系。存储器装置302可以是存储器装置100的实例并且可以包含存储器装置100的所有元件，但是为了简单起见，存储器装置100的元件中的许多元件没有在图3中展示。
58.图3展示了包含列块304的存储器装置302，所述列块包含第一列平面，即列平面0 306和第二列平面，即列平面1 308。数位线318(靠近边缘310)和数位线320(靠近边缘312)
可以在列平面0 306之上延伸，并且数位线322(靠近边缘314)和数位线324(靠近边缘316)可以在列平面1 308之上延伸。
59.列块304可以与如上文关于图2所描述的列块204相同或基本上类似。列平面0 306和列平面1 308可以与如上文关于图2所描述的列平面0 210和列平面1 212相同或基本上类似。
60.根据图3的所述一组示例逻辑关系，数位线318可以与列平面0 306在逻辑上相关(例如，通过数据引导电路，例如，图1的数据引导器176)，例如，通过选择性地电耦接到与列平面0 306相关联的输入/输出线，例如，mio cp0 326。mio cp0 326可以是与列平面0 306相关联的输入/输出线的表示。
61.另外地，根据图3的所述一组示例逻辑关系，数位线320可以与列平面1 308在逻辑上相关(例如，通过数据引导电路)，例如，通过选择性地电耦接到与列平面1 308相关联的输入/输出线，例如，mio cp1 328。mio cp1 328可以是与列平面1 308相关联的输入/输出线的表示。因此，即使数位线320位于列平面0 306之上，数位线320也可以与列平面1 308在逻辑上相关。
62.另外地，根据图3的所述一组示例逻辑关系，数位线322可以与列平面1 308在逻辑上相关(例如，通过数据引导电路)，例如，通过选择性地电耦接到与列平面1 308相关联的输入/输出线，例如，mio cp1 328。
63.另外地，根据图3的所述一组示例逻辑关系，数位线324可以与列平面0 306在逻辑上相关(例如，通过数据引导电路)，例如，通过选择性地电耦接到与列平面0 306相关联的输入/输出线，例如，mio cp0 326。因此，即使数位线324位于列平面1 308之上，数位线324也可以与列平面0 306在逻辑上相关。
64.数位线320和数位线322与列平面1 308之间的逻辑关系的一个结果是数位线320和数位线322处的故障可以被视为一列平面故障而不是两列平面故障。类似地，因为数位线318和数位线324与列平面0 306之间的逻辑关系，因此数位线318和数位线324处的故障可以被视为一列平面故障而不是两列平面故障。
65.数位线318和数位线324与列平面0 306之间的逻辑关系是作为实例给出。在其它实施例中，数位线318和数位线324可以与列平面1 308在逻辑上相关。类似地，数位线320和数位线322与列平面1 308之间的逻辑关系是作为实例给出。在其它实施例中，数位线320和数位线322可以与列平面0 306在逻辑上相关。
66.在本公开中提供的实例中，描述了每个边缘仅一个数位线。然而，本文所描述的逻辑关系和选择性电耦接可以应用于任何数量的数位线。例如，每个边缘处的两个数位线可以与其它数位线、列选择信号、输入/输出线和/或列平面在逻辑上相关。例如，与数位线318相邻的数位线(展示出但未编号)可以选择性地电耦接到mio cp0 326，位于列平面0 306上的与数位线320相邻的数位线(展示出但未编号)可以选择性地电耦接到mio cp1 328，位于列平面1 308上的与数位线322相邻的数位线(展示出但未编号)可以选择性地电耦接到mio cp1 328，并且与数位线324相邻的数位线(展示出但未编号)可以选择性地电耦接到mio cp0 326。
67.图4a和图4b中的每一个是展示根据本公开的至少一个实施例的示例存储器装置402的另外的功能方面的功能框图。具体地，图4a和图4b中的每一个展示了示例修复操作。
存储器装置402可以是存储器装置100的实例并且可以包含存储器装置100的所有元件，但是为了简单起见，存储器装置100的元件中的许多元件没有在图4a和图4b中展示。
68.存储器装置402包含阵列404，所述阵列包含列块406。阵列404可以包含多于一个列块，但是为简单起见，展示了仅列块406。另外地，阵列404包含冗余列平面412。列块406包含第一列平面，即列平面0 408和第二列平面，即列平面1 410。列平面0 408可以包含数位线422和数位线424，列平面1 410可以包含数位线426和数位线428，并且冗余列平面412可以包含数位线430和数位线432。存储器装置402包含cs门414、cs门416、cs门418和cs门420(其可以统称为cs门或单独称为cs门)。
69.列块406可以与如上文关于图2所描述的列块204相同或基本上类似。列平面0 408和列平面1 410可以与如上文关于图2所描述的列平面0 210和列平面1 212相同或基本上类似。cs门414、cs门416、cs门418和cs门420中的每一个可以与如上文关于图2所描述的cs门中的任何cs门相同或基本上类似。
70.冗余列平面412可以与如关于图2所描述的列平面0 210相同或基本上类似。阵列404可以包含一或多个冗余列平面，使得列平面(例如，列平面0 408和列平面1 410)的数位线(或与其相关联的存储器单元)可以由所述一或多个冗余列平面(例如，冗余列平面412)之一中的数位线(或与其相关联的存储器单元)替代。这种替代可以由数据引导电路(例如，图1的数据引导器176)或由一些其它电路或模块，例如，修复电路或模块(未展示)引导。
71.例如，如果在数位线422处检测到故障，则数据引导电路可以被配置成将以其它方式将电耦接到数位线422的输入/输出线电耦接到数位线430，例如，如图4a所展示的。例如，数据引导电路可以被配置成向cs门420发送控制信号以对数位线430和数位线432进行存取，而不是向cs门414和cs门418发送控制信号以分别对数位线422和数位线428进行存取。进一步地，数据引导电路可以将数位线430和数位线432电耦接到输入/输出线，而不是将数位线422和数位线428耦接到输入/输出线。作为另一个实例，如图4b所展示的，数据引导电路可以被配置成向cs门420发送控制信号以对数位线430和数位线432进行存取，而不是向cs门416发送控制信号以分别对数位线424和数位线426进行存取。进一步地，数据引导电路可以将数位线430和数位线432电耦接到输入/输出线，而不是将数位线424和数位线426耦接到输入/输出线。将输入/输出线电耦接到冗余列平面412的数位线而不是列平面0 408或列平面1 410中的已检测到故障的数位线可以是修复操作的实例。
72.本公开的实施例的关于修复操作的一方面基于数位线之间的逻辑关系，来自单独的列平面的数位线可以由冗余列平面中的相关数位线修复。作为具体实例，在数位线424与数位线426相关联的情况下，可以在冗余列平面412的数位线430和数位线432处实施数位线424和数位线426两者的修复，例如，如图4b所展示的。数位线430和数位线432可以是相关的，例如，数位线430和数位线432均可以位于冗余列平面412上和/或可以可由cs门420进行存取。作为另一个具体实例，数位线422可以与数位线428在逻辑上相关，并且因此，两者都可以分别由数位线430和数位线432修复，例如，如图4a所展示的。
73.在一些存储器装置中，每个阵列可以存在有限数量的冗余列平面，或有限数量的熔丝来指示列平面与冗余列平面之间的关系。本公开的实施例可以通过本文所描述的逻辑关系，允许来自单独的列平面的数位线(包含边缘数位线)被单个冗余列平面修复。与没有本文所描述的逻辑关系的情况相比，这可以使许多列平面的阵列(例如，阵列404)能够包含
可能更多的修复。
74.图5是展示根据本公开的至少一个实施例的示例方法500的流程图。方法500可以由以下或在以下处执行：存储器装置，例如图1的存储器装置100、图2的存储器装置202、图3的存储器装置302或图4a和图4b的存储器装置402；图7的存储器系统700；图8的电子系统800或另一装置或系统。尽管被展示为离散的框，但是根据期望的实施方案，各个框可以被划分为另外的框、被组合为更少的框或被消除。
75.在框502处，可以接收列选择信号。列选择信号可以是或包含对一或多个数位线进行存取的指令。例如，列选择信号可以是或包含将一或多个数位线电耦接到一或多个输入/输出线的指令。
76.在框504处，响应于列选择信号，可以对第一数位线进行存取。第一数位线可以靠近列块的第一列平面的第一边缘。存取可以包含第一数位线与第一输入/输出线之间的电耦接。
77.在框506处，响应于列选择信号，可以对第二数位线进行存取。第二数位线可以靠近列块的第二列平面的第二边缘。存取可以包含第二数位线与第二输入/输出线之间的电耦接。
78.在方法500的第一实例中，图3的靠近图3的列平面0 306的边缘310的数位线318可以是块504的第一数位线；并且图3的靠近图3的列平面1 308的边缘316的数位线324可以是块506的第二数位线。在方法500的第一实例中，响应于列选择信号，数位线318可以电耦接到cp0-cs0 326并且数位线324可以电耦接到cp0-cs0 328。
79.在方法500的第二实例中，图3的靠近列平面0 306的边缘312的数位线320可以是块504的第一数位线；并且图3的靠近列平面1 308的边缘314的数位线322可以是块506的第二数位线。在方法500的第二实例中，响应于列选择信号，数位线320可以电耦接到cp1-cs0 332并且数位线322可以电耦接到cp1-cs0 330。
80.在不脱离本公开的范围的情况下，可以对方法500进行修改、添加或省略。此外，所概述的操作和动作仅作为实例提供，并且在不背离所公开的实施例的本质的情况下，所述操作和动作中的一些操作和动作可以是任选的、组合成更少的操作和动作或者扩展成另外的操作和动作。
81.图6是展示根据本公开的至少一个实施例的示例方法600的流程图。方法600可以由以下或在以下处执行：存储器装置，例如图1的存储器装置100、图2的存储器装置202、图3的存储器装置302或图4a和图4b的存储器装置402；图7的存储器系统700；图8的电子系统800或另一装置或系统。尽管被展示为离散的框，但是根据期望的实施方案，各个框可以被划分为另外的框、被组合为更少的框或被消除。
82.在块602处，可以标识第一数位线处的故障。第一数位线可以靠近第一列块的第一列平面的第一边缘。
83.在框604处，响应于故障，可以实施第一修复。第一修复可以被配置成将对第一数位线的存取重新引导到冗余列平面的第一冗余数位线。修复可以包含将在第一数位线处发生的存取(例如，从第一数位线读取或写入到所述第一数位线)重新引导到在冗余数位线处发生。
84.在框606处，响应于故障，可以实施第二修复。第二修复可以被配置成将对第二数
位线的存取重新引导到冗余列平面的第二冗余数位线。第二数位线可以靠近列块的第二列平面的第二边缘。
85.在方法600的第一实例中，图4a的靠近图4a的列平面0 408的第一边缘的数位线422可以是块602和块604的第一数位线。图4a的图4a的冗余列平面412中的数位线430可以是块604的第一冗余数位线。图4a的靠近图4a的列平面1 410的第二边缘的数位线428可以是块606的第二数位线。并且图4a的冗余列平面412中的数位线432可以是块606的第二冗余数位线。在方法600的第一实例中，数位线422由数位线430修复并且数位线428由数位线432修复，即使仅在数位线422处检测到故障。这仅是一个实例，并且在其它情况下，数位线422可以由数位线430修复并且数位线428可以响应于标识出数位线428处的故障而由数位线432修复。进一步地，在一些情况下，响应于标识出数位线422和数位线428两处的故障，数位线422可以由数位线430修复并且数位线428可以由数位线432修复。
86.在方法600的第二实例中，图4b的靠近图4b的列平面0 408的第一边缘的数位线424可以是块602和块604的第一数位线。图4b的图4b的冗余列平面412中的数位线430可以是块604的第一冗余数位线。图4b的靠近图4b的列平面1 410的第二边缘的数位线426可以是块606的第二数位线。并且图4b的图4b的冗余列平面412中的数位线432可以是块606的第二冗余数位线。在方法600的第二实例中，数位线424由数位线430修复并且数位线426由数位线432修复，即使仅在数位线424处检测到故障。这仅是一个实例，并且在其它情况下，数位线424可以由数位线430修复并且数位线426可以响应于在数位线426处标识出故障而由数位线432修复。进一步地，在一些情况下，响应于标识出数位线424和数位线426两处的故障，数位线424可以由数位线430修复并且数位线426可以由数位线432修复。
87.在不脱离本公开的范围的情况下，可以对方法600进行修改、添加或省略。此外，所概述的操作和动作仅作为实例提供，并且在不背离所公开的实施例的本质的情况下，所述操作和动作中的一些操作和动作可以是任选的、组合成更少的操作和动作或者扩展成另外的操作和动作。
88.图7是展示根据本公开的至少一个实施例实施的示例存储器系统700的简化框图。可以包含例如半导体装置的存储器系统700包含多个存储器装置702和控制器704。控制器704可以与存储器装置702操作性地耦接以便将命令/地址信号(例如，通过图1的命令端子112和/或地址端子110接收的命令/地址信号)传递到存储器装置702。
89.存储器装置702中的一或多个存储器装置可以包含图1的存储器装置100并且可以包含关于存储器装置100描述的所有元件。进一步地，存储器装置702可以执行关于存储器装置202、存储器装置302和/或存储器装置402描述的任何或所有操作。作为具体实例，存储器装置702可以被配置成使其数位线中的一或多个数位线在逻辑上一起相关和/或与列选择信号和/或与输入/输出线在逻辑上相关。
90.还公开了一种电子系统。根据各个实施例，电子系统可以包含存储器装置，所述存储器装置包含多个存储器管芯，每个存储器管芯具有存储器单元阵列。每个存储器单元可以包含存取晶体管和与存取晶体管可操作地耦接的存储元件。
91.图8是展示根据本公开的至少一个实施例实施的电子系统800的简化框图。电子系统800包含至少一个输入装置802，所述至少一个输入装置可以包含例如键盘、鼠标或触摸屏。电子系统800进一步包含至少一个输出装置804，如监视器、触摸屏或扬声器。输入装置
802和输出装置804不必彼此分离。电子系统800进一步包含存储装置806。输入装置802、输出装置804和存储装置806可以耦接到处理器808。电子系统800进一步包含耦接到处理器808的存储器装置810。存储器装置810可以包含图7的存储器系统700的至少一部分。电子系统800可以包含例如计算、处理、工业或消费产品。电子系统800可以包含例如但不限于个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵防御系统、手持装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器、芯片集、游戏、车辆或其它已知系统。
92.一或多个实施例可以包含存储器装置。所述存储器装置可以包含第一列平面、第二列平面和数据引导电路。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；以及第一数量的数位线，所述第一数量的数位线布置在所述第一边缘与所述第二边缘之间。所述第一数量的数位线可以被配置成对所述第一列平面的多个存储器单元进行存取。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；以及第二数量的数位线，所述第二数量的数位线布置在所述第三边缘与所述第四边缘之间。所述数据引导电路可以被配置成使所述第一数量的数位线中的第一数位线与所述第二数量的数位线中的第二数位线在逻辑上相关。所述第一数位线可以靠近所述第一边缘，并且所述第二数位线可以靠近所述第四边缘。
93.在这些或其它实施例中，所述数据引导电路可以被进一步配置成使所述第一数量的数位线中的第三数位线与所述第二数量的数位线中的第四数位线在逻辑上相关。所述第三数位线可以靠近所述第二边缘，并且所述第四数位线可以靠近所述第三边缘。
94.一或多个实施例可以包含存储器装置。所述存储器装置可以包含第一列平面、第二列平面和数据引导电路。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；以及第一数量的数位线，所述第一数量的数位线布置在所述第一边缘与所述第二边缘之间。所述第一数量的数位线可以被配置成对所述第一列平面的多个存储器单元进行存取。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；以及第二数量的数位线，所述第二数量的数位线布置在所述第三边缘与所述第四边缘之间。所述数据引导电路可以被配置成使所述第一数量的数位线中的第一数位线与所述第二数量的数位线中的第二数位线在逻辑上相关。所述第一数位线可以靠近所述第二边缘，并且所述第二数位线可以靠近所述第三边缘。
95.在这些或其它实施例中，所述数据引导电路可以被进一步配置成使所述第一数量的数位线中的第三数位线与所述第二数量的数位线中的第四数位线在逻辑上相关。所述第三数位线可以靠近所述第一边缘，并且所述第四数位线可以靠近所述第四边缘。
96.一或多个实施例可以包含存储器装置。所述存储器装置可以包含第一列平面、第二列平面和数据引导电路。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；以及第一数量的数位线，所述第一数量的数位线布置在所述第一边缘与所述第二边缘之间。所述第一数量的数位线可以被配置成对所述第一列平面的多个存储器单元进行存取。所述第一数量的数位线可以包含靠近所述第二边缘的第一数位线。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，
所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；以及第二数量的数位线，所述第二数量的数位线布置在所述第三边缘与所述第四边缘之间。所述第二数量的数位线可以包含靠近所述第三边缘的第二数位线。所述数据引导电路可以被配置成使所述第一数位线与所述第二数位线在逻辑上相关。
97.在这些或其它实施例中，所述数据引导电路可以被进一步配置成使所述第一数量的数位线中的第三数位线与所述第二数量的数位线中的第四数位线在逻辑上相关。所述第三数位线可以靠近所述第一边缘，并且所述第四数位线可以靠近所述第四边缘。
98.一或多个实施例可以包含存储器装置。所述存储器装置可以包含第一列平面、第二列平面和数据引导电路。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；以及第一数量的数位线，所述第一数量的数位线布置在所述第一边缘与所述第二边缘之间。所述第一数量的数位线可以被配置成对所述第一列平面的多个存储器单元进行存取。所述第一数量的数位线可以包含靠近所述第一边缘的第一数位线。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；以及第二数量的数位线，所述第二数量的数位线布置在所述第三边缘与所述第四边缘之间。所述第二数量的数位线可以包含靠近所述第四边缘的第二数位线。所述数据引导电路可以被配置成使所述第一数位线与所述第二数位线在逻辑上相关。
99.在这些或其它实施例中，所述数据引导电路可以被进一步配置成使所述第一数量的数位线中的第三数位线与所述第二数量的数位线中的第四数位线在逻辑上相关。所述第三数位线可以靠近所述第二边缘，并且所述第四数位线可以靠近所述第三边缘。
100.一或多个实施例可以包含一种系统，所述系统可以包含至少一个输入装置、至少一个输出装置、至少一个处理器装置以及至少一个存储器装置。所述至少一个处理器装置可以可操作地耦接到所述输入装置和所述输出装置。所述至少一个存储器装置可以可操作地耦接到所述至少一个处理器装置。所述至少一个存储器装置可以包含至少一个列块和数据引导电路。所述至少一个列块中的每一个列块可以包含第一列平面和第二列平面。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；第一数位线，所述第一数位线靠近所述第一边缘；以及第二数位线，所述第二数位线靠近所述第二边缘。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；第三数位线，所述第三数位线靠近所述第三边缘；以及第四数位线，所述第四数位线靠近所述第四边缘。所述数据引导电路可以被配置成使所述第一数位线与所述第四数位线在逻辑上相关，并且使所述第二数位线与所述第三数位线在逻辑上相关。
101.一或多个实施例可以包含一种系统，所述系统可以包含至少一个输入装置、至少一个输出装置、至少一个处理器装置以及至少一个存储器装置。所述至少一个处理器装置可以可操作地耦接到所述输入装置和所述输出装置。所述至少一个存储器装置可以可操作地耦接到所述至少一个处理器装置。所述至少一个存储器装置可以包含至少一个列块和数据引导电路。所述至少一个列块中的每一个列块可以包含第一列平面和第二列平面。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；第一数位
线，所述第一数位线靠近所述第一边缘；以及第二数位线，所述第二数位线靠近所述第二边缘。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；第三数位线，所述第三数位线靠近所述第三边缘；以及第四数位线，所述第四数位线靠近所述第四边缘。所述数据引导电路可以被配置成使所述第一数位线与所述第四数位线在逻辑上相关。
102.一或多个实施例可以包含一种系统，所述系统可以包含至少一个输入装置、至少一个输出装置、至少一个处理器装置以及至少一个存储器装置。所述至少一个处理器装置可以可操作地耦接到所述输入装置和所述输出装置。所述至少一个存储器装置可以可操作地耦接到所述至少一个处理器装置。所述至少一个存储器装置可以包含至少一个列块和数据引导电路。所述至少一个列块中的每一个列块可以包含第一列平面和第二列平面。所述第一列平面可以包含：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；第一数位线，所述第一数位线靠近所述第一边缘；以及第二数位线，所述第二数位线靠近所述第二边缘。所述第二列平面可以被定位成与所述第一列平面相邻。所述第二列平面可以包含：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；第三数位线，所述第三数位线靠近所述第三边缘；以及第四数位线，所述第四数位线靠近所述第四边缘。所述数据引导电路可以被配置成使所述第二数位线与所述第三数位线在逻辑上相关。
103.一或多个实施例可以包含一种方法。所述方法可以包含接收列选择信号。所述方法还可以包含响应于所述列选择信号，对靠近列块的第一列平面的第一边缘的第一数位线进行存取。所述方法还可以包含响应于所述列选择信号，对靠近列块的第二列平面的第二边缘的第二数位线进行存取。
104.在这些或其它实施例中，所述第一列平面可以包含与所述第一边缘相对的第三边缘，并且所述第二列平面可以包含与所述第二边缘相对的第四边缘。进一步地，所述第一列平面可以靠近所述第二列平面，使得所述第三边缘与所述第四边缘相邻。
105.在这些或其它实施例中，所述第一列平面可以靠近所述第二列平面，并且所述第一列平面的所述第一边缘可以与所述第二列平面的所述第二边缘相邻。
106.一或多个实施例可以包含一种方法。所述方法可以包含标识第一数位线处的故障。所述第一数位线可以靠近列块的第一列平面的第一边缘。所述方法还可以包含响应于所述故障，实施第一修复以将对第一数位线的存取重新引导到冗余列平面的第一冗余数位线。所述方法还可以包含响应于所述故障，实施第二修复以将对靠近所述列块的第二列平面的第二边缘的第二数位线的存取重新引导到所述冗余列平面的第二冗余数位线。
107.在这些或其它实施例中，所述第一列平面可以包含与所述第一边缘相对的第三边缘，并且所述第二列平面可以包含与所述第二边缘相对的第四边缘。进一步地，所述第一列平面可以靠近所述第二列平面，使得所述第三边缘与所述第四边缘相邻。
108.在这些或其它实施例中，所述第一列平面可以靠近所述第二列平面，并且所述第一列平面的所述第一边缘可以与所述第二列平面的所述第二边缘相邻。
109.根据惯例，附图中展示的各种特征可以不按比例绘制。本公开中呈现的图示并不旨在是任何特定设备(例如，装置、系统等)或方法的实际视图，而仅仅是用于描述本公开的
各个实施例的理想化表示。因此，为清楚起见，可以任意扩大或减小各种特征的尺寸。另外，为清楚起见，可以简化附图中的一些附图。因此，附图可能未描绘给定设备(例如，装置)的组件中的所有组件或特定方法的所有操作。
110.如本文所使用的，术语“装置”或“存储器装置”可以包含具有存储器的装置，但不限于仅具有存储器的装置。例如，装置或存储器装置可以包含存储器、处理器和/或其它组件或功能。例如，装置或存储器装置可以包含片上系统(soc)。
111.如本文所使用的，除非另有说明，否则术语“半导体”应广义地解释为包含可以采用或可以不采用半导体功能以进行操作的微电子装置和mems装置(例如，磁存储器、光学装置等)。
112.本文中并且尤其在所附权利要求(例如，所附权利要求的主体)中使用的术语总体上旨在作为“开放性”术语(例如，术语“包含(including)”应当被理解为“包含但不限于”，术语“具有”应当被理解为“至少具有”，术语“包含(includes)”应当被理解为“包含但不限于”等)。
113.另外，如果意图是特定数量的所引入的权利要求陈述，那么将在所述权利要求中明确陈述此类意图，并且在不存在此类陈述的情况下，不存在此类意图。例如，为了帮助理解，以下所附权利要求可以含有引入性短语“至少一个”和“一或多个”来引入权利要求陈述。然而，此类短语的使用不应被解释为暗示通过不定冠词“一个、一种(a、an)”引入的权利要求陈述将含有此类所引入权利要求陈述的任何特定权利要求限制于仅含有一个此类陈述的实施例，甚至当同一权利要求包含引入性短语“一或多个”或“至少一个”以及如“一个、一种”等不定冠词(例如，“一个”和/或“一种”应被解释为意为“至少一个”或“一或多个”)时，亦是如此；对于用于引入权利要求陈述的定冠词的使用也是如此。如本文所使用的，“和/或”包含相关联的所列项中的一或多个项的任何和所有组合。
114.另外，即使明确陈述了特定数量的引入的权利要求陈述，也应当理解，此类陈述应当被解释为至少意指所陈述的数量(例如，在无其它修饰语的情况下仅陈述“两个陈述”意指至少两个陈述或两个或多于两个陈述)。此外，在其中使用类似于“a、b和c等中的至少一个”或“a、b和c等中的一或多个”的惯例的情况下，此类构造通常旨在包含仅a、仅b、仅c、a和b、a和c、b和c或a、b和c等等。例如，术语“和/或”的使用旨在以此方式解释。
115.进一步地，无论是在说明书、权利要求还是附图中，呈现两个或多于两个替代性术语的任何分隔性词语或短语都应当被理解为考虑到了包含术语之一、术语中的任一术语或两个术语的可能性。例如，短语“a或b”应当被理解为包含“a”或“b”或“a和b”的可能性。
116.另外，术语“第一”、“第二”、“第三”等在本文中不一定用于暗示元件的具体顺序或数量。通常，术语“第一”、“第二”、“第三”等用于以通用标识符的形式区分不同的元件。在没有表明术语“第一”、“第二”、“第三”等暗示具体顺序的情况下，这些术语不应当被理解为暗示具体顺序。此外，在没有表明术语“第一”、“第二”、“第三”等暗示特定数量的元件的情况下，这些术语不应当被理解为暗示元件的具体数量。
117.以上描述并且在附图中展示的本公开的实施例不限制本公开的范围，所述范围由所附权利要求和其合法等效物的范围所涵盖。任何等同实施例都处于本公开的范围内。实际上，除了本文示出和描述的那些之外，根据描述，本公开的各种修改(如所描述的元件的替代性有用组合)对于本领域的技术人员而言将变得显而易见。此类修改和实施例也落入
所附权利要求和等效物的范围内。

技术特征：

1.一种存储器装置，其包括：第一列平面，所述第一列平面包括：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；以及第一数量的数位线，所述第一数量的数位线布置在所述第一边缘与所述第二边缘之间，所述第一数量的数位线被配置成对所述第一列平面的多个存储器单元进行存取；第二列平面，所述第二列平面被定位成与所述第一列平面相邻，所述第二列平面包括：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；以及第二数量的数位线，所述第二数量的数位线布置在所述第三边缘与所述第四边缘之间，以及数据引导电路，所述数据引导电路被配置成使所述第一数量的数位线中的第一数位线与所述第二数量的数位线中的第二数位线在逻辑上相关，所述第一数位线靠近所述第一边缘，所述第二数位线靠近所述第四边缘。2.根据权利要求1所述的存储器装置，其中所述数据引导电路被进一步配置成响应于列选择信号而执行以下：将所述第一数位线电耦接到第一输入/输出i/o线；以及将所述第二数位线电耦接到第二i/o线。3.根据权利要求2所述的存储器装置，其中所述数据引导电路被进一步配置成响应于所述第一数位线和所述第二数位线中的任一者或两者处的故障并且进一步响应于所述列选择信号而执行以下：将第三数位线电耦接到所述第一i/o线，所述第三数位线位于冗余列平面中；以及将第四数位线电耦接到所述第二i/o线，所述第四数位线位于所述冗余列平面中。4.根据权利要求1所述的存储器装置，其中所述数据引导电路被进一步配置成使所述第一数位线和所述第二数位线与所述第一列平面在逻辑上相关，使得对所述第一数位线和所述第二数位线中的任一者或两者实施的修复归因于所述第一列平面。5.根据权利要求1所述的存储器装置，其中所述数据引导电路被进一步配置成使所述第一数量的数位线中的第三数位线与所述第二数量的数位线中的第四数位线在逻辑上相关，所述第三数位线靠近所述第二边缘，所述第四数位线靠近所述第三边缘。6.根据权利要求5所述的存储器装置，其中数据引导电路被进一步配置成响应于列选择信号而执行以下：将所述第一数位线电耦接到第一输入/输出i/o线；将所述第二数位线电耦接到第二i/o线；将所述第三数位线电耦接到第三i/o线；以及将所述第四数位线电耦接到第四i/o线。7.根据权利要求6所述的存储器装置，其中所述数据引导电路被进一步配置成响应于所述第三数位线和所述第四数位线中的任一者或两者处的故障并且进一步响应于所述列选择信号而执行以下：将第五数位线电耦接到所述第三i/o线，所述第五数位线位于冗余列平面中；以及
将第六数位线电耦接到所述第四i/o线，所述第六数位线位于所述冗余列平面中。8.根据权利要求5所述的存储器装置，其中所述数据引导电路被进一步配置成使所述第一数位线和所述第二数位线与所述第一列平面在逻辑上相关，并且使所述第三数位线和所述第四数位线与所述第二列平面在逻辑上相关，使得对所述第一数位线和所述第二数位线中的任一者或两者实施的修复归因于所述第一列平面，并且对所述第三数位线和所述第四数位线中的任一者或两者实施的修复归因于所述第二列平面。9.一种存储器装置，其包括：第一列平面，所述第一列平面包括：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；以及第一数量的数位线，所述第一数量的数位线布置在所述第一边缘与所述第二边缘之间，所述第一数量的数位线被配置成对所述第一列平面的多个存储器单元进行存取，所述第一数量的数位线包含靠近所述第二边缘的第一数位线；第二列平面，所述第二列平面被定位成与所述第一列平面相邻，所述第二列平面包括：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；以及第二数量的数位线，所述第二数量的数位线布置在所述第三边缘与所述第四边缘之间，所述第二数量的数位线包含靠近所述第三边缘的第二数位线；以及数据引导电路，所述数据引导电路被配置成使所述第一数位线与所述第二数位线在逻辑上相关。10.根据权利要求9所述的存储器装置，其中所述数据引导电路被进一步配置成响应于列选择信号而执行以下：将所述第一数位线电耦接到第一输入/输出i/o线；以及将所述第二数位线电耦接到第二i/o线。11.根据权利要求10所述的存储器装置，其中所述数据引导电路被进一步配置成响应于所述第一数位线和所述第二数位线中的任一者或两者处的故障并且进一步响应于所述列选择信号而执行以下：将第三数位线电耦接到所述第一i/o线，所述第三数位线位于冗余列平面中；以及将第四数位线电耦接到所述第二i/o线，所述第四数位线位于所述冗余列平面中。12.根据权利要求9所述的存储器装置，其中所述数据引导电路被进一步配置成使所述第一数位线和所述第二数位线与所述第二列平面在逻辑上相关，使得对所述第一数位线和所述第二数位线中的任一者或两者实施的修复归因于所述第二列平面。13.根据权利要求9所述的存储器装置，其中所述数据引导电路被进一步配置成使所述第一数量的数位线中的第三数位线与所述第二数量的数位线中的第四数位线在逻辑上相关，所述第三数位线靠近所述第一边缘，所述第四数位线靠近所述第四边缘。14.根据权利要求13所述的存储器装置，其中数据引导电路被进一步配置成响应于列选择信号而执行以下：将所述第一数位线电耦接到第一输入/输出i/o线；将所述第二数位线电耦接到第二i/o线；
将所述第三数位线电耦接到第三i/o线；以及将所述第四数位线电耦接到第四i/o线。15.根据权利要求14所述的存储器装置，其中所述数据引导电路被进一步配置成响应于所述第三数位线和所述第四数位线中的任一者或两者处的故障并且进一步响应于所述列选择信号而执行以下：将第五数位线电耦接到所述第三i/o线，所述第五数位线位于冗余列平面中；以及将第六数位线电耦接到所述第四i/o线，所述第六数位线位于所述冗余列平面中。16.根据权利要求13所述的存储器装置，其中所述数据引导电路被进一步配置成使所述第一数位线和所述第二数位线与所述第二列平面在逻辑上相关，并且使所述第三数位线和所述第四数位线与所述第一列平面在逻辑上相关，使得对所述第一数位线和所述第二数位线中的任一者或两者实施的修复归因于所述第二列平面，并且对所述第三数位线和所述第四数位线中的任一者或两者实施的修复归因于所述第一列平面。17.一种系统，其包括：至少一个输入装置；至少一个输出装置；至少一个处理器装置，所述至少一个处理器装置可操作地耦接到所述输入装置和所述输出装置；以及至少一个存储器装置，所述至少一个存储器装置可操作地耦接到所述至少一个处理器装置，所述至少一个存储器装置包括：至少一个列块，所述至少一个列块中的每一个列块包括：第一列平面，所述第一列平面包括：第一边缘；第二边缘，所述第二边缘与所述第一边缘相对；第一数位线，所述第一数位线靠近所述第一边缘；以及第二数位线，所述第二数位线靠近所述第二边缘；以及第二列平面，所述第二列平面被定位成与所述第一列平面相邻，所述第二列平面包括：第三边缘，所述第三边缘被定位成与所述第一列平面的所述第二边缘相邻；第四边缘，所述第四边缘与所述第三边缘相对；第三数位线，所述第三数位线靠近所述第三边缘；以及第四数位线，所述第四数位线靠近所述第四边缘；以及数据引导电路，所述数据引导电路被配置成执行以下：使所述第一数位线与所述第四数位线在逻辑上相关；以及使所述第二数位线与所述第三数位线在逻辑上相关。18.根据权利要求17所述的系统，其中数据引导电路被进一步配置成响应于列选择信号而执行以下：将所述第一数位线电耦接到第一输入/输出i/o线；将所述第二数位线电耦接到第二i/o线；将所述第三数位线电耦接到第三i/o线；以及将所述第四数位线电耦接到第四i/o线。
19.根据权利要求18所述的系统，其中所述数据引导电路被进一步配置成响应于所述第一数位线和所述第四数位线中的任一者或两者处的故障并且进一步响应于所述列选择信号而执行以下：将第五数位线电耦接到所述第一i/o线，所述第五数位线位于冗余列平面中；以及将第六数位线电耦接到所述第四i/o线，所述第六数位线位于所述冗余列平面中，并且其中所述数据引导电路被进一步配置成响应于所述第二数位线和所述第三数位线中的任一者或两者处的故障并且进一步响应于所述列选择信号而执行以下：将第七数位线电耦接到所述第二i/o线，所述第七数位线位于所述冗余列平面中；以及将第八数位线电耦接到所述第三i/o线，所述第八数位线位于所述冗余列平面中。20.根据权利要求17所述的系统，其中所述数据引导电路被进一步配置成使所述第一数位线和所述第四数位线与所述第一列平面在逻辑上相关，并且使所述第二数位线和所述第三数位线与所述第二列平面在逻辑上相关，使得对所述第一数位线和所述第四数位线中的任一者或两者实施的修复归因于所述第一列平面，并且对所述第二数位线和所述第三数位线中的任一者或两者实施的修复归因于所述第二列平面。

技术总结

本申请涉及存储器装置数据存取方案以及相关装置、系统和方法。公开了存储器装置数据存取方案。一或多个实施例可包含一种存储器装置，存储器装置包含第一列平面、第二列平面和数据引导电路。第一列平面可包含：第一边缘；第二边缘；以及第一数量的数位线，第一数量的数位线布置在第一边缘与第二边缘之间。第二列平面可包含：第三边缘，第三边缘被定位成与所述第二边缘相邻；第四边缘；以及第二数量的数位线，第二数量的数位线布置在第三边缘与第四边缘之间。数据引导电路可被配置成使第一数量的数位线中的第一数位线与第二数量的数位线中的第二数位线在逻辑上相关，第一数位线靠近第一边缘并且第二数位线靠近第四边缘。还公开了相关联的系统和方法。相关联的系统和方法。相关联的系统和方法。