用于降低存储器单元中的快速电荷损失的双重验证的制作方法

1.本公开的实施例大体上涉及存储器子系统，且更确切地说，涉及用于降低存储器单元中的快速电荷损失的双重验证。

背景技术：

2.存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。

技术实现要素：

3.在一个方面中，本技术涉及一种存储器装置，其包括：存储器阵列，其包括存储器单元；页缓冲器，其耦合到所述存储器阵列的位线，其中所述页缓冲器用于在对所述存储器单元执行的编程验证操作期间向所述位线施加第一电压或高于所述第一电压的第二电压中的一者；及以操作方式与所述页缓冲器耦合的控制逻辑，所述控制逻辑执行包括以下各项的操作：使得多个存储器单元以第一编程脉冲进行编程；测量所述多个存储器单元中的每一者的阈值电压；根据经测量阈值电压形成阈值电压分布；基于所述阈值电压分布，将所述多个存储器单元的第一子集分类为具有比所述多个存储器单元的第二子集的快速电荷损失更快的快速电荷损失；及响应于所述分类，使得所述页缓冲器在对所述多个存储器单元的所述第一子集中的任一者执行的编程验证操作期间将所述第二电压施加到所述位线。
4.在另一方面中，本技术涉及一种装置，其包括：页缓冲器，其耦合到存储器单元的存储器阵列的位线，其中所述页缓冲器包括：第一晶体管路径，其用于在对所述存储器阵列的多个存储器单元的第一子集执行的第一编程验证操作期间在所述位线上施加第一电压；及与所述第一晶体管路径并联耦合的第二晶体管路径，所述第二晶体管路径在对所述多个存储器单元的第二子集执行的第二编程验证操作期间将高于所述第一电压的第二电压施加到所述位线；及以操作方式与所述页缓冲器耦合的控制逻辑，所述控制逻辑执行包括以下各项的操作：使得所述多个存储器单元以第一编程脉冲进行编程；测量所述多个存储器单元中的每一者的阈值电压；根据经测量阈值电压形成阈值电压分布；基于所述阈值电压分布，将所述多个存储器单元的所述第二子集分类为具有比所述多个存储器单元的所述第一子集的快速电荷损失更快的快速电荷损失；及响应于所述分类，触发所述第二晶体管路径以在对所述多个存储器单元的所述第二子集执行的所述第二编程验证期间将所述第二电压施加到所述位线。
5.在另一方面中，本技术涉及一种操作装置的方法，所述装置包括：页缓冲器，其耦合到存储器单元的存储器阵列的位线，所述页缓冲器在对所述存储器单元执行的编程验证操作期间施加第一电压或高于所述第一电压的第二电压中的一者；及控制逻辑，其与所述页缓冲器耦合，其中操作所述装置的所述方法包括：通过所述控制逻辑，使得多个存储器单元以第一编程脉冲进行编程；通过所述控制逻辑，使得在所述多个存储器单元中的每一者
处测量阈值电压；通过所述控制逻辑，根据经测量阈值电压形成阈值电压分布；通过所述控制逻辑，基于所述阈值电压分布将所述多个存储器单元的第一子集分类为具有比所述多个存储器单元的第二子集的快速电荷损失更快的快速电荷损失；及响应于所述分类，通过所述控制逻辑使得所述页缓冲器在对所述多个存储器单元的所述第一子集中的任一者执行的编程验证操作期间将所述第二电压施加到所述位线。
附图说明
6.根据下文给出的详细描述和本公开的一些实施例的附图，将更充分地理解本公开。
7.图1a说明根据一些实施例的包含存储器子系统的实例计算系统。
8.图1b为根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。
9.图2a到2c为根据实施例的如可用于参考图1b所描述的类型的存储器中的存储器单元阵列的部分的示意图。
10.图3为根据实施例的如可用于参考图1b所描述的类型的存储器中的存储器单元阵列的一部分的块示意图。
11.图4为根据实施例的存储器阵列的多个存储器单元的阈值电压分布的概念性描绘。
12.图5a到5b为在编程以供与各种实施例一起使用之后的不同阶段处的多个存储器单元的阈值电压分布的概念性描绘。
13.图6为根据实施例的说明在已编程存储器单元之后快速电荷损失的速度对一组存储器单元的阈值电压分布的影响的一组曲线图。
14.图7a为根据实施例的说明用于对存储器阵列的存储器单元执行编程验证操作的单个位线电压值和字线电压值的曲线图。
15.图7b为根据示例性实施例的约相同时间经编程的存储器单元的两个子集的阈值电压分布以及约一秒后的对应编程验证电压值的移位的曲线图。
16.图8为根据实施例的页缓冲器的示意图，所述页缓冲器经配置以在存储器单元的两个子集的编程验证操作期间将两个不同编程验证电压电平施加到位线。
17.图9a为根据实施例的说明建议用于双重验证操作的两个位线电压值和可用于双重验证操作的字线电压值的曲线图。
18.图9b为根据实施例的作为在对存储器单元的两个子集执行编程验证操作时施加两个位线电压值的结果的阈值电压分布和约一秒后的阈值电压分布的自然收缩的曲线图。
19.图10为根据另一实施例的页缓冲器的示意图，所述页缓冲器经配置以在存储器单元的两个子集的编程验证操作期间将两个不同编程验证电压电平施加到位线。
20.图11为根据一些实施例的在对存储器单元的两个子集执行的编程验证操作期间采用所公开的页缓冲器以将两个不同编程验证电压电平施加到位线的实例方法的流程图。
21.图12为本公开的实施例可在其中操作的实例计算机系统的框图。
具体实施方式
22.本公开的实施例是针对一种用于降低存储器单元中的快速电荷损失的双重验证。存储器子系统可为存储装置、存储器模块，或存储装置和存储器模块的混合。下文结合图1a描述存储装置和存储器模块的实例。一般来说，主机系统可利用包含一或多个组件(例如存储数据的存储器装置)的存储器子系统。主机系统可提供要存储在存储器子系统处的数据，且可请求要从存储器子系统检索的数据。
23.存储器装置可为非易失性存储器装置。非易失性存储器装置的一个实例为与非(nand)存储器装置。下文结合图1a描述非易失性存储器装置的其它实例。非易失性存储器装置为一或多个裸片的封装。每一裸片可包含一或多个平面。平面可分组为逻辑单元(lun)。对于一些类型的非易失性存储器装置(例如，nand装置)，每一平面包含一组物理块。每一块包含一组页。每一页包含一组存储器单元(“单元”)。单元为存储信息的电子电路。取决于单元类型，单元可以存储二进制信息的一或多个位，且具有与正存储的位数相关的各种逻辑状态。逻辑状态可由二进制值(例如“0”和“1”)或此类值的组合表示。
24.存储器装置可由以二维或三维网格布置的位组成，也被称为存储器阵列。将存储器单元制造到列(下文也称为位线)和行(下文也称为字线)的阵列中的硅晶片上。字线可指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以产生存储器单元中的每一者的地址。位线和字线的相交点构成存储器单元的地址。
25.可对存储器单元执行各种存取操作。举例来说，数据可写入到存储器单元、从存储器单元读取以及从存储器单元擦除。存储器单元可分组到写入单元(例如，页)中。对于一些类型的存储器装置，页为最小写入单元。字线可在分组为子块的同一字线上具有多个页。通常在任何给定时间存取一个子块。尽管每一子块具有其自身的耦合到位线的一组选择栅极，但子块共享共同页缓冲器或感测放大器。
26.在某些存储器系统中，电荷损失发生在存储器单元内，其中存储器单元的阈值电压(vt)可远离最初经编程电平移位，从而使得确定存储器单元的逻辑状态更加困难。快速电荷损失(qcl)为在阈值电压中可测量的电荷损失的量，即在已经编程之后不久(例如，在一秒或数秒内)从存储器单元中丢失的量。一些存储器单元在多晶硅沟道晶界内具有更多的阱。取决于阱的预编程状态，这些阱往往会捕获电子或释放电子。捕获更多电子的存储器单元使得单元vt呈现为较高，从而产生较快编程速度，例如较低编程时间(“tprog”)。释放更多电子的存储器单元使得单元vt呈现为较低，从而使得编程速度较慢，例如较高tprog。因此，尽管两个存储器单元约同时经编程，但存储器单元可经历不同量的qcl。此外，相比于具有较慢qcl的单元，具有较快qcl的单元展现阈值电压分布的较大移位。理想地，qcl将在所有存储器单元中相同，使得阈值电压分布的移位可预测，但捕获和释放电子的结构现实(在某种程度上是不可预防的)必须以某一方式进行补偿。另外，由于其中单元体积大小正减小的技术缩放，每捕获或释放的额外电子将对高级存储器装置中的qcl具有较大影响。
27.在这些存储器系统中，电荷损失的增加(不管是快速电荷损失还是缓慢电荷损失)还趋向于减少逻辑状态的邻近阈值电压分布之间的读取窗口预算(rwb)。随着各种rwb减少，当从存储器单元读出离散逻辑状态时，存储器装置可展现较高位错误率，例如，使得检测邻近阈值电压分布之间的局部极小值更加困难。在某些存储器系统中，当使用称为增量步进编程路径(ispp)的编程方法对每一存储器单元进行迭代编程时，通过缩小编程步进来
提高对不同qcl速率和rwb的对应减少的补偿。此ispp编程采用若干顺序编程脉冲，并进行中间编程验证操作，其中编程在超出编程验证(pv)电压之后被锁定。虽然使基于ispp的编程步进更频繁可能会补偿减少的rwb，但使用额外的编程步进也会在增加编程时间的同时降低性能。
28.本公开的各方面通过修改能够编程(例如，写入到)存储器单元并读取存储器单元的数据的页缓冲器来解决以上和其它缺陷。对页缓冲器的修改可使得能够在对存储器单元的两个不同子集执行的编程验证操作期间将两个不同编程验证电压(例如，第一电压和高于第一电压的第二电压)施加到位线(耦合到存储器单元)。更确切地说，页缓冲器可在对被分类为具有缓慢qcl的存储器单元的第一子集执行的编程验证操作期间将第一电压施加到位线，且在对被分类为具有快速qcl的存储器单元的第二子集执行的编程验证操作期间将第二电压施加到存储器单元的第二子集。因此，与第一存储器单元的编程速度相比，存储器单元的第二子集可被分类为“快速”。使用两个不同pv电压电平可实现在qcl速率不同的存储器单元的两个不同子集之间的阈值电压分布的标准化。以此方式，如果恰当地补偿且经编程后，则存储器单元的第二子集中的每一者将展现较快的qcl且以与具有较慢的qcl的存储器单元的第一子集中的每一者大体上相同的阈值电压分布留下。应注意，对于qcl，术语“较慢”可被视为正常qcl速率，但当然与“快速”qcl速率相比为较慢的。
29.在这些实施例中，本地媒体控制器的控制逻辑可以通过使存储器单元(例如，存储器阵列的存储器单元)以第一编程脉冲进行编程来引导所公开的过程。控制逻辑可进一步使得阈值电压被读取以用于存储器单元中的每一者，且根据经测量阈值电压形成阈值电压分布。控制逻辑可接着基于阈值电压分布将多个存储器单元的第一子集分类为具有比多个存储器单元的第二子集快的快速电荷损失更快的快速电荷损失。控制逻辑可响应于分类而使得页缓冲器在对存储器单元的第一子集中的任一者执行的编程验证操作期间将第二电压施加到位线。以此方式，出于分别在执行编程验证操作时应用第一pv电压电平和第二pv电压电平的目的，控制逻辑可将存储器单元的第二子集分类为缓慢qcl单元，且将存储器单元的第一子集分类为快速qcl单元。可在不分离读取(或感测)电压电平的情况下执行存储器单元的第一和第二子集的稍后读取操作。
30.因此，根据本公开的一些实施例实施的系统和方法的优点包含但不限于用以补偿在约相同时间点经编程的存储器单元之间的不同快速电荷损失的高效且有效的方式。与其它ispp相关解决方案相比，在较低总编程时间(tprog)下执行此类补偿，由于补偿而在总体位错误率方面具有类似(或增加)降低。对于下文论述的存储器子系统内的基于qcl补偿的硬件设计和相关联算法领域的技术人员来说，其它优点将是显而易见的。
31.图1a说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或此类媒体或存储器装置的组合。
32.存储器子系统110可为存储装置、存储器模块或存储装置和存储器模块的组合。存储装置的实例包含固态驱动器(ssd)、快闪驱动器、通用串行总线(usb)快闪驱动器、嵌入式多媒体控制器(emmc)驱动器、通用快闪存储(ufs)驱动器、安全数字(sd)卡，及硬盘驱动器(hdd)。存储器模块的实例包含双列直插式存储器模块(dimm)、小形dimm(so-dimm)，以及各种类型的非易失性双列直插式存储器模块(nvdimm)。
33.计算系统100可为计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(iot)的装置、嵌入式计算机(例如，运载工具、工业设备或联网商业装置中包含的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。
34.计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1a说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与
…
耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等连接。
35.主机系统120可包含处理器芯片组和由处理器芯片组执行的软件堆叠。处理器芯片组可包含一或多个核心、一或多个高速缓存、存储器控制器(例如，nvdimm控制器)，以及存储协议控制器(例如，pcie控制器、sata控制器)。主机系统120使用存储器子系统110以例如将数据写入到存储器子系统110和从存储器子系统110读取数据。
36.主机系统120可以经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(sata)接口、外围组件互连高速(pcie)接口、通用串行总线(usb)接口、光纤通道、串行连接的scsi(sas)、双数据速率(ddr)存储器总线、小型计算机系统接口(scsi)、双列直插式存储器模块(dimm)接口(例如，支持双数据速率(ddr)的dimm套接接口)等。物理主机接口可用以在主机系统120与存储器子系统110之间传输数据。在存储器子系统110通过物理主机接口(例如，pcie总线)与主机系统120耦合时，主机系统120可进一步利用nvm高速(nvme)接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1a说明存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。
37.存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(ram)，例如动态随机存取存储器(dram)和同步动态随机存取存储器(sdram)。
38.非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(nand)型快闪存储器和就地写入存储器，例如三维交叉点(“3d交叉点”)存储器装置，其是非易失性存储器单元的交叉点阵列。非易失性存储器单元的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来进行位存储。另外，与许多基于快闪的存储器形成对比，交叉点非易失性存储器可进行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。nand型快闪存储器包含例如二维nand(2d nand)和三维nand(3d nand)。
39.存储器装置130中的每一者可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(slc)可每单元存储一个位。其它类型的存储器单元，例如，多层级单元(mlc)、三层级单元(tlc)、四层级单元(qlc)和五层级单元(plc)，可每单元存储多个位。在一些实施例中，存储器装置130中的每一者可包含一或多个存储器单元阵列，例如slc、mlc、tlc、qlc、plc或此类的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的slc部分，以及mlc部分、tlc部分、qlc部分或plc部分。存储器装置130的存储器单元
可分组为可指代用于存储数据的存储器装置的逻辑单元的页。对于一些类型的存储器(例如，nand)，页可经分组以形成块。
40.虽然描述了例如非易失性存储器单元的3d交叉点阵列以及nand类型快闪存储器(例如，2d nand、3d nand)的非易失性存储器组件，但是存储器装置130可以基于任何其它类型的非易失性存储器，例如，只读存储器(rom)、相变存储器(pcm)、自选存储器、其它基于硫族化物的存储器、铁电晶体管随机存取存储器(fetram)、铁电随机存取存储器(feram)、磁随机存取存储器(mram)、自旋转移力矩(stt)-mram、导电桥接ram(cbram)、电阻式随机存取存储器(rram)、基于氧化物的rram(oxram)、或非(nor)快闪存储器，或电可擦除可编程只读存储器(eeprom)。
41.存储器子系统控制器115(或为简单起见，控制器115)可与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据之类的操作以及其它此类操作。存储器子系统控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲器存储器，或其组合。硬件可包含具有用以执行本文中所描述的操作的专用(即，硬译码)逻辑的数字电路系统。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)等)或其它合适的处理器。
42.存储器子系统控制器115可包含处理装置，所述处理装置包含经配置以执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所示的实例中，存储器子系统控制器115的本地存储器119包含经配置以存储指令的嵌入式存储器，所述指令用于执行控制存储器子系统110的操作(包含处理存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流程和例程。
43.在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(rom)。虽然图1a中的实例存储器子系统110已示出为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。
44.一般来说，存储器子系统控制器115可以从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令以实现对存储器装置130的所需存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ecc)操作、加密操作、高速缓存操作以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(lba)、名字空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115还可包含主机接口电路系统，以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换成命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
45.存储器子系统110还可包含未说明的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存或缓冲器(例如，dram)和地址电路系统(例如，行解码器和列解码器)，所述地址电路可从存储器子系统控制器115接收地址并对所述地址进行解码以存取存储器装置130。
46.在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存
储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130进行媒体管理操作)。在一些实施例中，存储器子系统110为受管理存储器装置，其为具有裸片上的控制逻辑(例如，本地媒体控制器135)和用于相同存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例是受管理nand(mnand)装置。
47.在一些实施例中，存储器装置130包含页缓冲器152，其可提供用于将数据编程到存储器装置130的存储器单元且从存储器单元读出数据的电路系统。页缓冲器152可被设计成将两个不同编程验证电压施加到位线，所述位线用于分别使用第一电压对缓慢qcl单元执行编程验证操作且使用第二电压对快速qcl单元执行编程验证操作，其中第二电压高于第一电压。
48.在这些实施例中，本地媒体控制器135的控制逻辑可适于测量不同组存储器单元内读取(或以其它方式存取)的阈值电压分布，以便接着将这些存储器单元分类为缓慢qcl单元或快速qcl单元。举例来说，控制逻辑可使得存储器阵列的数个存储器单元以第一编程脉冲进行编程。控制逻辑可测量这些存储器单元的阈值电压且根据经测量阈值电压形成阈值电压分布。控制逻辑可接着基于阈值电压分布而将存储器单元的第一子集分类为具有比存储器单元的第二子集的快速电荷损失(qcl)更快的qcl。控制逻辑可最终响应于分类而使得页缓冲器在对存储器单元的第一子集中的任一者执行的编程验证操作期间将第二电压施加到位线，且在对存储器单元的第二子集中的任一者执行的编程验证操作期间将第一电压施加到位线。
49.图1b为根据实施例的与呈存储器子系统(例如，图1a的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的呈存储器装置130形式的第一设备的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(pda)、数字相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话等。存储器子系统控制器115(例如，在存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。
50.存储器装置130包含以行和列逻辑地布置的存储器单元阵列104。逻辑行中的存储器单元通常连接到同一存取线(例如，字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与多于一个逻辑行的存储器单元相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1b中未展示)能够经编程为至少两个目标数据状态中的一者。
51.提供行解码电路系统108和列解码电路系统111以对地址信号进行解码。接收地址信号并对其进行解码以存取存储器单元阵列104。存储器装置130还包含输入/输出(i/o)控制电路系统112以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器114与i/o控制电路系统112和行解码电路系统108及列解码电路系统111通信以在解码之前锁存地址信号。命令寄存器124与i/o控制电路系统112和本地媒体控制器135通信以锁存传入命令。
52.控制器(例如，存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列104的存取，且生成外部存储器子系统控制器115的状态信息，即，本地媒体控制器135经配置以对存储器单元阵列104执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统108和列解码电路系统111通信，以响应于
地址而控制行解码电路系统108和列解码电路系统111。
53.本地媒体控制器135还与高速缓存寄存器118和数据寄存器121通信。高速缓存寄存器118锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，而存储器单元阵列104忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓存寄存器118传送到数据寄存器121以用于传递到存储器单元阵列104；接着可将新数据从i/o控制电路系统112锁存在高速缓存寄存器118中。在读取操作期间，数据可从高速缓存寄存器118传送到i/o控制电路系统112以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器121传送到高速缓存寄存器118。高速缓存寄存器118和/或数据寄存器121可形成存储器装置130的页缓冲器152(例如，可形成其至少一部分)。页缓冲器152可进一步包含感测装置(例如，感测放大器)以感测存储器单元阵列104的存储器单元的数据状态，例如通过感测连接到所述存储器单元的数据线的状态。状态寄存器122可与i/o控制电路系统112和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子系统控制器115。
54.存储器装置130经由控制链路132从本地媒体控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号ce#、命令锁存启用信号cle、地址锁存启用信号ale、写入启用信号we#、读取启用信号re#和写入保护信号wp#。取决于存储器装置130的性质，可进一步经由控制链路132接收额外或替代控制信号(图中未展示)。在一个实施例中，存储器装置130经由多路复用的输入/输出(i/o)总线134从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且经由i/o总线134将数据输出到存储器子系统控制器115。
55.举例来说，可经由i/o控制电路系统112处的i/o总线134的输入/输出(i/o)引脚[7:0]接收命令，且可接着将命令写入到命令寄存器124中。可经由i/o控制电路系统112处的i/o总线134的输入/输出(i/o)引脚[7:0]接收地址，且可接着将地址写入到地址寄存器114中。可经由i/o控制电路系统112处用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]接收数据，且接着可将数据写入到高速缓存寄存器118中。随后可将数据写入到数据寄存器121中以用于编程存储器单元阵列104。
[0056]
在实施例中，可省略高速缓存寄存器118，并且可将数据直接写入到数据寄存器121中。还可经由用于8位装置的输入/输出(i/o)引脚[7:0]或用于16位装置的输入/输出(i/o)引脚[15:0]输出数据。虽然可参考i/o引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电垫或导电凸块。
[0057]
本领域的技术人员应了解，可提供额外的电路系统和信号，并且已简化图1b的存储器装置130。应认识到，参考图1b描述的各种块组件的功能性可不必与集成电路装置的不同组件或组件部分分离。举例来说，集成电路装置的单个组件或组件部分可适于执行图1b的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1b的单个块组件的功能性。另外，尽管根据各种信号的接收和输出的流行惯例描述了特定i/o引脚，但应注意，可在各种实施例中使用i/o引脚(或其它i/o节点结构)的其它组合或其它数目个i/o引脚(或其它i/o节点结构)。
[0058]
图2a到2c为根据实施例的如可用于参考图1b所描述的类型的存储器中的存储器
单元阵列200a(例如，nand存储器阵列)的部分(例如，存储器单元阵列104的一部分)的示意图。存储器阵列200a包含存取线(例如，字线2020到202n)和数据线(例如，位线2040到204m)。字线202可以多对一关系连接到图2a中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200a可形成于半导体上方，例如，可导电地掺杂以具有导电性类型，例如，p型导电性，例如，以形成p阱，或n型导电性，例如，以形成n阱。
[0059]
存储器阵列200a可以行(每一者对应于字线202)和列(每一者对应于位线204)进行布置。每一列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如nand串2060到206m中的一者。每一nand串206可连接(例如，选择性地连接)到共同源极(src)216且可包含存储器单元2080到208n。存储器单元208可表示用于存储数据的非易失性存储器单元。每一nand串206的存储器单元208可在选择栅极210(例如，场效应晶体管)与选择栅极212(例如，场效应晶体管)之间串联连接，所述选择栅极210例如为选择栅极2100到210m中的一者(例如，其可为源极选择晶体管，通常被称为选择栅极源极)，且所述选择栅极212例如为选择栅极2120到212m中的一者(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极)。选择栅极2100到210m可共同地连接到选择线214，例如源极选择线(sgs)，且选择栅极2120到212m可共同地连接到选择线215，例如漏极选择线(sgd)。虽然描绘为传统的场效应晶体管，但选择栅极210和212可利用与存储器单元208类似(例如，相同)的结构。选择栅极210和212可表示串联连接的数个选择栅极，其中串联的每一选择栅极经配置以接收相同或独立的控制信号。
[0060]
每一选择栅极210的源极可连接到共同源极216。每一选择栅极210的漏极可连接到对应nand串206的存储器单元2080。举例来说，选择栅极2100的漏极可连接到对应nand串2060的存储器单元2080。因此，每一选择栅极210可经配置以选择性地将对应nand串206连接到共同源极216。每一选择栅极210的控制栅极可连接到选择线214。
[0061]
每一选择栅极212的漏极可连接到位线204以用于对应的nand串206。举例来说，选择栅极2120的漏极可连接到位线2040以用于对应的nand串2060。每一选择栅极212的源极可连接到对应nand串206的存储器单元208n。举例来说，选择栅极2120的源极可连接到对应nand串2060的存储器单元208n。因此，每一选择栅极212可经配置以将对应nand串206选择性地连接到对应位线204。每一选择栅极212的控制栅极可连接到选择线215。
[0062]
图2a中的存储器阵列200a可为准二维存储器阵列，且可具有大体上平面结构，例如，其中共同源极216、nand串206和位线204在大体上平行的平面中延伸。替代地，图2a中的存储器阵列200a可为三维存储器阵列，例如，其中nand串206可大体上垂直于含有共同源极216的平面和含有位线204的平面延伸，所述位线可大体上平行于含有共同源极216的平面。
[0063]
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷捕获等等)和控制栅极236，如图2a中所展示。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多个导电材料形成。在一些情况下，存储器单元208可进一步具有限定的源极/漏极(例如，源极)230和限定的源极/漏极(例如，漏极)232。存储器单元208的控制栅极236连接到(且在一些情况下形成)字线202。
[0064]
存储器单元208的列可为nand串206或选择性地连接到给定位线204的数个nand串206。一行存储器单元208可为共同地连接到给定字线202的存储器单元208。一行存储器单
元208可包含但无需包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行可通常划分成存储器单元208的物理页的一或多个组，且存储器单元208的物理页通常包含共同地连接到给定字线202的每隔一个存储器单元208。举例来说，共同地连接到字线202n且选择性地连接到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208的一个物理页(例如，偶数存储器单元)，而共同地连接到字线202n且选择性地连接到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。
[0065]
尽管在图2a中未明确地描绘位线2043到2045，但从图中显而易见，存储器单元阵列200a的位线204可从位线2040到位线204m连续地编号。共同地连接到给定字线202的存储器单元208的其它分组还可限定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，其可仍为整个行)中的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线2020到202n的所有存储器单元(例如，共享共同字线202的所有nand串206)。除非明确地区分，否则对存储器单元页的参考在本文中是指存储器单元的逻辑页的存储器单元。尽管结合nand快闪存储器论述图2a的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，sonos、相变、铁电等)和其它架构(例如，and阵列、nor阵列等)。
[0066]
图2b为如可用于参考图1b所描述的类型的存储器中的存储器单元阵列200b的一部分的另一示意图，例如作为存储器单元阵列104的一部分。图2b中的带相同编号的元件对应于如关于图2a提供的描述。图2b提供三维nand存储器阵列结构的一个实例的额外细节。三维nand存储器阵列200b可并入有可包含半导体柱的竖直结构，其中柱的一部分可充当nand串206的存储器单元的沟道区。nand串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040到204m，且通过选择晶体管210(例如，其可为源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个nand串206可选择性地连接到同一位线204。nand串206的子集可通过对选择线2150到215k施加偏压来连接到其相应位线204，以选择性地激活各自在nand串206与位线204之间的特定选择晶体管212。可通过对选择线214施加偏压来激活选择晶体管210。每一字线202可连接到存储器阵列200b的多行存储器单元。通过特定子线202共同彼此连接的存储器单元的行可共同地称为层。
[0067]
图2c为如可用于参考图1b所描述的类型的存储器中的存储器单元阵列200c的一部分的另一示意图，例如作为存储器单元阵列104的一部分。图2c中的带相同编号的元件对应于如关于图2a提供的描述。存储器单元阵列200c可包含如图2a中所描绘的串联连接的存储器单元串(例如，nand串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)以及源极216。举例来说，存储器单元阵列200a的一部分可为存储器单元阵列200c的一部分。
[0068]
图2c描绘将nand串206分组为存储器单元块250，例如存储器单元块2500到250
l
。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的分组，有时被称为擦除块。每一存储器单元块250可表示通常与单个选择线215(例如，选择线2150)相关联的
那些nand串206。存储器单元块2500的源极216可为与存储器单元块250
l
的源极216相同的源极。举例来说，每一存储器单元块2500到250
l
可通常选择性地连接到源极216。一个存储器单元块250的存取线202和选择线214及215可分别与存储器单元块2500到250
l
中的任何其它存储器单元块的存取线202和选择线214及215没有直接连接。
[0069]
位线2040到204m可连接(例如，选择性地连接)到可为存储器装置130的页缓冲器152的一部分的缓冲器部分240。缓冲器部分240可对应于存储器平面(例如，一组存储器单元块2500到250
l
)。缓冲器部分240可包含感测电路(其可包含感测放大器)以用于感测在相应位线204上指示的数据值。
[0070]
图3为如可用于参考图1b所描述的类型的存储器中的存储器单元阵列300的一部分的块示意图。存储器单元阵列300描绘为具有四个存储器平面350(例如，存储器平面3500到3503)，每一存储器平面与相应的缓冲器部分240通信，所述缓冲器部分可共同地形成页缓冲器352。虽然描绘了四个存储器平面350，但其它数目的存储器平面350可共同地与页缓冲器352通信。每一存储器平面350描绘为包含l+1个存储器单元块250(例如，存储器单元块2500到250
l
)。
[0071]
图4为多个存储器单元的阈值电压范围的概念性描绘。图4说明用于例如qlc存储器单元的十六级存储器单元的体的阈值电压范围和其分布的实例。举例来说，此类存储器单元可被编程为落在十六个不同阈值电压范围4300到430
15
中的一者内的阈值电压(vt)，每一阈值电压范围用于表示对应于四个位的位模式的数据状态。阈值电压范围4300的宽度通常大于其余阈值电压范围4301到430
15
，因为存储器单元一般全部处于对应于阈值电压范围4300的数据状态中，接着随后对那些存储器单元的子集进行编程以具有在阈值电压范围4301到430
15
中的一者中的阈值电压。由于编程操作相比于擦除操作一般是以更多增量方式控制，因此这些阈值电压范围4301到430
15
可趋向于具有更紧密的分布。
[0072]
阈值电压范围4300、4301、4302、4303、4304、4305、4306、4307、4308、4309、430
10
、430
11
、430
12
、430
13
、430
14
及430
15
可各自表示相应数据状态，例如分别为l0、l1、l2、l3、l4、l5、l6、l7、l8、l9、l10、l11、l12、l13、l14和l15。作为实例，如果存储器单元的阈值电压在十六个阈值电压范围4300中的第一阈值电压范围内，则存储器单元在此情况下可存储具有逻辑
‘
1111’的数据值的数据状态l0，且通常被称为存储器单元的擦除状态。如果阈值电压在十六个阈值电压范围4301中的第二阈值电压范围内，则存储器单元在此情况下可存储具有逻辑
‘
0111’的数据值的数据状态l1。如果阈值电压在十六个阈值电压范围4302中的第三阈值电压范围内，则存储器单元在此情况下可存储具有逻辑
‘
0011’的数据值的数据状态l2，等等。表1提供数据状态与其对应的逻辑数据值之间的一种可能的对应关系。数据状态到逻辑数据值的其它分配是已知的或可设想的。如本文所使用，保持在最低数据状态(例如，擦除状态或l0数据状态)中的存储器单元将被认为是编程到最低数据状态。
[0073]
数据状态逻辑数据值数据状态逻辑数据值l01111l81100l10111l90100l20011l100000l31011l111000l41001l121010
l50001l130010l60101l140110l71101l151110
[0074]
表1
[0075]
图5a到5b为在编程以供与实施例一起使用之后的不同阶段处的多个存储器单元的阈值电压分布的概念性描绘。在编程之后，存储器单元的阈值电压可由于例如快速电荷损失(qcl)等现象而移位。qcl是将栅极介电接口附近的电子向外去捕获到存储器单元的沟道区的过程，且可在编程脉冲之后不久引起vt移位。当存储器单元通过验证操作时，由于栅极介电质中的捕获电荷，经编程阈值电压可呈现为较高的。当在编程操作已完成之后读取存储器单元时，存储器单元的vt可低于在编程验证操作期间由于栅极介电质中的电荷泄漏到沟道区外而获得的vt。存储器单元的阈值电压可由于其编程数据的年龄内的累积电荷损失而进一步移位，例如编程数据与读取数据之间的时间段，在本文中被称为数据年龄。电荷损失还可受存储器单元年龄影响。与数据年龄相反，存储器单元年龄通常就存储器单元已经历的编程/擦除循环的数目来指示。这些各种现象可导致阈值电压分布随时间而加宽和移位。各种实施例提供可有助于减轻这些问题的设备和方法。
[0076]
图5a为在编程操作之后(例如，紧接在编程操作之后)的多个存储器单元的阈值电压分布的概念性描绘，而图5b为在编程操作之后的某一稍后时间的那些相同阈值电压分布的概念性描绘。图5a的阈值电压分布530d到530
d+1
和图5b可表示在存储器单元的编程操作完成时图4的阈值电压范围4300到430
15
的分布的一些部分。
[0077]
参考图5a，在编程完成时，邻近阈值电压分布530通常由一些容限532(例如，死区空间)分隔开。将容限532内的感测电压(例如，读取电压)施加到多个存储器单元的控制栅极可用于区分阈值电压分布530d的存储器单元(和任何较低阈值电压分布)与阈值电压分布530
d+1
的存储器单元(和任何较高阈值电压分布)，可设想而无错误。
[0078]
参考图5b，邻近阈值电压分布可已经加宽，使得阈值电压分布530d和阈值电压分布530
d+1
可合并，如由指示两个邻近阈值电压分布的总和的曲线534所表示。曲线534可具有局部极小值536。在发生邻近阈值电压分布的此类合并的情况下，区分既定处于阈值电压分布530d中的存储器单元和既定处于阈值电压分布530
d+1
中的存储器单元将通常产生一些错误。举例来说，将感测电压(具有对应于局部极小值536的电压电平)施加到多个存储器单元的控制栅极可预期以产生具有除其目标(例如，既定)数据状态之外的数据状态的最小数目的存储器单元，但某一数目的错误将通常为不可避免的。可预期施加高于或低于对应于局部极小值536的电压电平的感测电压以产生较大数目的错误。虽然施加具有对应于曲线534的局部极小值536的电压电平的感测电压可产生最小数目的错误，但可能难以确定在何种电压电平下发生此局部极小值536。
[0079]
图6为根据实施例的说明在已编程存储器单元之后快速电荷损失的速度对一组存储器单元的阈值电压分布的影响的一组曲线图。如所说明，任何给定阈值电压(vt)分布的宽度被称为编程vt sigma(pvs)。当编程存储器单元(例如，经由ispp)时，阈值电压分布可在编程之后不久由于qcl而移位。
[0080]
在编程之后直接读出或测量一组存储器单元的阈值电压之后，可如图6所示绘制所得阈值电压分布。在一些实施例中，控制逻辑可使得测量阈值电压分布，例如，通过测量
高于上限电压值(vut)的阈值电压分布的上尾且任选地还通过测量低于下限电压值(vlt)的阈值电压分布的下尾来测量阈值电压分布。可将vut和vlt的值编程为控制逻辑，例如，本地媒体控制器135内的控制逻辑。
[0081]
在各种实施例中，控制逻辑可将存储器单元的第一子集识别为具有高于上限电压值的阈值电压的存储器单元，且将存储器单元的第二子集识别为具有低于或等于上限电压值的阈值电压的存储器单元。以此方式，具有高于上限电压值(vut)的电压阈值的任何存储器单元可分类为快速qcl，且具有低于或等于上限电压值(vut)的电压阈值的任何存储器单元可分类为缓慢qcl。在此意义上，“缓慢”qcl应理解为不够快，且不应被视为“快速”qcl。在一些实施例中，具有低于下限电压值(vlt)的阈值电压的任何存储器单元可被视为最慢的qcl，因此在将论述的另外的实施例中产生单独分类的存储器单元的第三子集。
[0082]
在这些实施例中，可将第一电压施加到位线，以用于执行缓慢qcl存储器单元的编程验证(pv)，且可将高于第一电压的第二电压施加到位线，以用于执行快速qcl存储器单元的pv。在另一实施例中，可采用第三电压以对“最慢的”单元执行编程验证，作为对本发明的实施例的扩展，例如，代替第一电压。
[0083]
图7a为根据实施例的说明用于对存储器阵列的存储器单元执行编程验证(pv)操作的单个位线电压值和字线电压值的曲线图。由于位线电压保持不变，因此在相同pv电压电平(例如，0.4v)下对所有存储器单元执行编程验证操作，而无需(提前)补偿qcl的能力。0.4v的pv电压仅为示例性的，意在解释，且可针对不同设计而变化。
[0084]
图7b为根据示例性实施例的约相同时间经编程的存储器单元的两个子集的阈值电压分布以及约一秒后的对应编程验证电压值的移位的曲线图。在相同位线电压下执行存储器单元的两个子集的编程验证操作，如根据图7a，且因此在相同pv电压电平下。因为这一点，阈值电压分布开始于大致相同的vt范围，例如，高于pv电压电平。由于存储器单元的子集中的一者比存储器单元的其它子集具有更快的qcl，在约一秒(或数秒)之后，快速qcl单元的阈值电压分布在vt中的下降速度快于缓慢qcl单元的阈值电压分布在vt中的下降速度。因此，图7a到7b一起说明通过在位线上施加两个不同pv电压电平来补偿qcl的需要。
[0085]
图8为根据实施例的页缓冲器852的示意图，所述页缓冲器经配置以在存储器单元的两个子集的编程验证操作期间将两个不同编程验证电压电平施加到位线。仅出于解释的目的，将存储器单元的两个子集称为位于存储器阵列104或204a中的存储器单元的第一子集和存储器单元的第二子集，nand串206是存储器阵列的一部分。页缓冲器852通过特定位线204(例如，bl 204)耦合到特定nand串206，例如，在图2a中更详细地说明。图8中未展示分别选择性地将nand串206连接到源极216和位线204的选择晶体管210和212。虽然论述是针对页缓冲器852与nand串206的使用，但其它存储器结构和架构适合与页缓冲器852一起使用，其中取决于被选择用于感测的存储器单元的数据状态，可选择性地产生从位线204到源极216的电流路径。此外，将晶体管说明为n沟道金属氧化物半导体(nmos)晶体管，以包含nfet，但在其它实施例中，晶体管为p沟道金属氧化物半导体(pmos)晶体管，以包含pfet。
[0086]
作为验证操作的部分，页缓冲器852可验证编程脉冲是否成功地改变目标存储器单元的阈值电压以指示其所需数据状态。为实现这一点，页缓冲器852包含第一晶体管路径(t1)，其中第一位线(bl)箝位晶体管868(blclamp)在栅极处预充电，例如，使得第一bl箝位晶体管868的栅极处于特定电压，例如1v(仅出于解释的目的)。预充电电压可施加在附接到
第一bl箝位晶体管868的栅极的信号线869上。在第一bl箝位晶体管868经预充电(例如，第一bl箝位晶体管868的栅极和信号线869经预充电)后，将位线204预充电到预充电栅极电压减去第一bl箝位晶体管868的阈值电压(vth)的值。在当前实例中，这将是1v减去0.6v的vth，意味着位线204经预充电到0.4v。因此，此0.4v可理解为对应于第一pv电压电平的第一电压。
[0087]
在一些实施例中，为了供应第二pv电压电平的可选择源，页缓冲器852进一步包含与第一晶体管路径并联耦合的第二晶体管路径(t2)。第二晶体管路径可包含预充电到高于第一栅极电压的第二栅极电压的第二位线(bl)箝位晶体管842(blclamp_h)。举例来说，第二晶体管路径的第二bl箝位晶体管842可布置成与第一晶体管路径的第一bl箝位晶体管868共源共栅。出于解释的目的，将第二bl箝位晶体管842(其可包含信号线843)的栅极预充电到1.3v。预充电电压可施加在附接到第二bl箝位晶体管842的栅极的信号线843上。作为此预充电的结果，第二bl箝位晶体管842的源极(以及耦合到第二bl箝位晶体管842的源极的位线204)也被预充电到栅极电压减去第二bl箝位晶体管842的vth的值。在此实例中，这将是1.3v减去0.6v的vth，意味着第二bl箝位晶体管842的源极和位线204被预充电到0.7v。因此，此0.7v可理解为对应于第二pv电压电平的第二电压。在这些实施例中，第二栅极电压以第二电压与第一电压之间的差高于第一栅极电压。
[0088]
在各种实施例中，第二晶体管路径(t2)进一步包含与第二位线(bl)箝位晶体管842串联耦合的触发晶体管844，例如，具有耦合到第二bl箝位晶体管842的漏极的源极。触发晶体管844的漏极耦合到延伸穿过第一晶体管路径的位线204。在这些实施例中，锁存器耦合到触发晶体管842的栅极。锁存器850可存储指示要经历编程验证操作的存储器单元与另一存储器单元相比是快速qcl单元还是缓慢qcl单元的值。本地媒体控制器135的控制逻辑可将此值存储在锁存器850中。举例来说，响应于将存储器单元分类为缓慢qcl单元，控制逻辑可将逻辑零(“0”)存储在锁存器850中。锁存器850将逻辑零值馈送到触发晶体管844的栅极，例如，在信号线851上，因此使触发晶体管保持断开，且第二晶体管路径不活动。
[0089]
另外，举例来说，响应于将存储器单元分类为快速qcl单元，控制逻辑可将逻辑一(“1”)存储在锁存器850中。锁存器850将逻辑一个值馈送到触发晶体管844的栅极，例如，在信号线851上，因此接通触发晶体管844。举例来说，逻辑一值足以大于触发晶体管844的阈值电压。同时，控制逻辑可使得第一bl箝位晶体管868断开，例如，将使得栅极-源极电压小于第一bl箝位晶体管868的vth的电压信号发送到信号线869。以此方式，在去激活第一晶体管路径时激活第二晶体管路径。
[0090]
在相关实施例中，在激活第一晶体管路径或第二晶体管路径中的一者后，控制逻辑使耦合到页缓冲器852的感测放大器858的晶体管848(tc_iso)接通。举例来说，控制逻辑可将电压信号发送到附接到晶体管848的栅极的信号线849。响应于晶体管848接通，来自页缓冲器852的电流可存储在电容器814中以用于后续pv操作，其中感测放大器858感测连接的存储器单元中的阈值电压分布的电压电平。可将来自页缓冲器852的sa_out信号发送回到(本地媒体控制器135的)控制逻辑，以用于决定编程脉冲(例如，第一编程脉冲)是否成功地改变目标存储器单元的阈值电压以指示其所需数据状态。
[0091]
在各种实施例中，页缓冲器852还包含耦合于电压节点846(例如，电源电压vcc)与第一晶体管路径之间(例如，在第一bl箝位晶体管868的漏极处)的第三bl箝位晶体管834
(blclamp3)和目标晶体管836(target)。当执行编程验证操作时，第三bl箝位晶体管834和目标晶体管836还可经预充电且提供流动通过页缓冲器852的电流。在一些实施例中，控制逻辑在使得所需电流的量流动通过第三bl箝位晶体管834且到位线204上的电平下将电压信号发送到目标晶体管836的栅极。
[0092]
在一些实施例中，页缓冲器852可类似地经配置以施加多于两个编程验证电压以补偿多于两个qcl速率或状态，如先前所提及。举例来说，这些不同qcl速率或状态可覆盖存储器单元的第三子集，例如，所述存储器单元以“最慢的”qcl进行分类。因此，第三晶体管路径(或t3)可为第二晶体管路径(t2)的复制版本且包含第二锁存器，从所述第二锁存器触发第三晶体管路径。
[0093]
图9a为根据实施例的说明建议用于双重验证操作的两个位线电压值和可用于双重验证操作的字线电压值的曲线图。另外，对于参考图8所论述的实例，第一位线电压值是由第一晶体管路径(t1)施加且用于缓慢qcl单元的0.4v，且第二位线电压值是由用于快速qcl单元的第二晶体管路径(t2)施加的0.7v。如先前所论述，与缓慢qcl单元的阈值电压分布相比，快速qcl单元可基于在由编程脉冲(例如，第一编程脉冲)编程后具有较高阈值电压分布而如此分类。分别为0.4v和0.7v的值仅为图示，因为这些单独的位线电压(例如，不同的编程pv电平)可具有其它值，例如分别为1v和0.7v，或1.1v和0.8v，等等。此外，可将pv电平中的额外间隙施加到与两个不同存储器单元之间的较高电平逻辑状态相关联的较高电平电压分布的后续编程，例如，如将在多个逻辑状态的基于isppp的编程中所预期的。
[0094]
图9b为根据实施例的作为在对存储器单元的两个子集执行编程验证操作时施加两个位线电压值的结果的阈值电压分布和约一秒后的阈值电压分布的自然收缩的曲线图。如可观察到，缓慢qcl单元的阈值电压分布经编程超出第一编程电压电平(pv1)，其为图9a中的0.4v。相比之下，快速qcl单元的阈值电压分布经编程超出较高编程验证(pv)电压pv2，其为图9a中的0.7v。尽管在不同pv电压值下执行基于ispp的编程，但两个存储器单元的两个阈值电压分布在约一秒(或数秒)之后仍收缩到彼此上，例如，更接近于pv1电压电平。这是由于快速qcl单元的电荷损失更快。
[0095]
图10为根据另一实施例的页缓冲器1052的示意图，所述页缓冲器经配置以在存储器单元的两个子集的编程验证操作期间将两个不同编程验证电压电平施加到位线。图10的页缓冲器1052与图8的页缓冲器852具有一些类似性，如已类似地编号。然而，代替两个晶体管路径，页缓冲器1052经配置以产生两个不同pv电压电平，借此通过升压感测节点来执行编程验证操作。
[0096]
更确切地说，在替代实施例中，页缓冲器1052包含耦合于位线204与感测放大器858之间的感测节点1040。举例来说，感测节点1040可位于页缓冲器1052的晶体管848与感测放大器858之间。页缓冲器1052进一步包含升压调节器1044，所述升压调节器以电容方式升压感测节点1040的电压且因此将感测放大器858的电压阈值从第一电压改变为第二电压。应记住，第一电压为第一编程验证电压值(参考图8的页缓冲器852论述为0.4v)且第二电压为高于第一编程验证电压值的第二编程验证电压电平(参考图8的页缓冲器852论述为0.7v)。举例来说，升压调节器1044可提供少量电流以将耦合于感测节点1040与升压调节器1044之间的电容器1046充电到第一电压与第二电压之间的差，例如0.3v。
[0097]
在各种实施例中，页缓冲器1052包含耦合到升压调节器1044的锁存器1050。锁存
器1050可存储指示要经历编程验证操作的存储器单元是快速qcl单元还是缓慢qcl单元的值。本地媒体控制器135的控制逻辑可将此值存储在锁存器1050中。举例来说，响应于将存储器单元分类为缓慢qcl单元，控制逻辑可将逻辑零(“0”)存储在锁存器850中。逻辑零值为到升压调节器1044的默认输入，其因此不采取动作且页缓冲器1052在较低pv电压电平下执行编程验证操作。
[0098]
另外，举例来说，响应于将存储器单元分类为快速qcl单元，控制逻辑可将逻辑一(“1”)存储在锁存器850中。锁存器1050将逻辑一值馈送到升压调节器1044，所述升压调节器因此被触发以通过电压的增量增加来升压电容器1046的电荷，所述电压当添加到第一电压时产生提供第二pv电压电平的第二电压。因此，锁存器850中的一者的逻辑值可使得升压调节器1044改变感测放大器858的电压阈值。由于感测放大器858在较高电压下感测，因此当通过页缓冲器1052执行编程验证操作时，pv验证电平有效地改变。
[0099]
在相关实施例中，在第一bl箝位晶体管868与第三bl箝位晶体管834和目标晶体管836一起预充电(如参考图10所论述)后，控制逻辑使耦合到页缓冲器1052的感测放大器858的晶体管848(tc_iso)接通。举例来说，控制逻辑可将电压信号发送到附接到晶体管848的栅极的信号线849。响应于晶体管848接通，来自页缓冲器852的电流可存储在电容器814中以用于后续pv操作，其中感测放大器858感测连接的存储器单元中的阈值电压分布的电压电平。由于编程验证操作，可将来自页缓冲器852的输出信号发送回到(本地媒体控制器135的)控制逻辑，以用于决定编程脉冲(例如，第一编程脉冲)是否成功地改变目标存储器单元的阈值电压以指示其所需数据状态。
[0100]
由于由升压调节器1044执行的升压可快速地执行且对感测放大器858的编程验证操作也可快速地执行，因此页缓冲器1052的输出可快速地选通到控制逻辑。举例来说，在可能需要页缓冲器花费约10μs来测量存储器单元中的电流电平的情况下，出于编程验证操作的目的，可仅花费约1μs来测量阈值电压分布的电压电平。出于此原因，页缓冲器1052可任选地包含额外电路系统以产生用于存储器单元的两个子集中的每一者的两个不同感测放大器(sa)输出，例如，如果在快速连续内对存储器单元的两个子集执行编程验证操作，则所述两个子集中的一者为缓慢qcl单元，且所述两个子集的另一者为快速qcl单元。
[0101]
更确切地说，在一些实施例中，页缓冲器1052包含第一与门1066以输出来自第一存储器单元(例如，快速qcl单元)的感测数据且接收包含感测放大器858和锁存器1050的输出的输入。以此方式，当锁存器1050存储逻辑值一时，pv电压电平为较高第二电压，且第一与门1066输出第二sa输出(sa_out2)。页缓冲器1052可进一步包含反相器1062，其接收锁存器1050的输出作为输入。页缓冲器1052可进一步包含第二与门1068，以例如在第一sa输出(sa_out1)处输出来自第二存储器单元的感测数据且接收包含感测放大器858和反相器1062的输出的输入。以此方式，当锁存器1050存储零值时，升压调节器未被激活且反相器1062激活使得第二与门1068输出第一sa输出(sa_out1)。在这些实施例中，可将sa_out1和sa_out2中的每一者提供到控制逻辑以使得控制逻辑能够知道两个不同编程验证电平中的每一者已分别被分类为缓慢qcl或快速qcl的任何特定单元满足的时间。
[0102]
在一些实施例中，页缓冲器1052可类似地经配置以施加多于两个编程验证电压以补偿多于两个qcl速率或状态。举例来说，这些不同qcl速率或状态可覆盖存储器单元的第三子集，例如，所述存储器单元以“最慢的”qcl进行分类。举例来说，第二电容器可与电容器
f1046并联添加，所述电容器f1046使得能够将第二额外量的电压添加到正常pv电压电平，从而产生用于使用第三电压执行pv的第三电压。如果此第三电压用于最慢的qcl单元，则电容器可用于对pv电压去升压。
[0103]
图11为根据一些实施例的在对存储器单元执行的编程验证操作期间采用所公开的页缓冲器以将两个不同编程验证电压电平施加到位线的实例方法1100的流程图。方法1100可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路，等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法1100由图1a到1b的耦合到页缓冲器(例如，页缓冲器152、页缓冲器352、页缓冲器852或页缓冲器1052)的本地媒体控制器135执行。页缓冲器耦合到具有存储器单元的存储器阵列的位线。页缓冲器用于在第一电压或高于第一电压的第二电压中的一者下一次一个地对存储器单元执行编程验证操作。虽然以特定顺序或次序来展示，但是除非另外指定，否则可修改过程的次序。因此，所说明的实施例应理解为仅作为实例，且所说明的过程可以不同次序执行，并且一些过程可并行执行。另外，可在各种实施例中省略一个或多个过程。因此，并非在每一实施例中需要所有过程。其它过程流程是可能的。
[0104]
在操作1110处，对数个存储器单元进行编程。举例来说，处理逻辑使得存储器阵列的数个单元以第一编程脉冲进行编程。
[0105]
在操作1120处，读取存储器单元。举例来说，处理逻辑使得在存储器单元中的每一者处测量阈值电压。
[0106]
在操作1130处，形成阈值电压分布。举例来说，处理逻辑根据读取阈值电压形成阈值电压分布。
[0107]
在操作1140处，对存储器单元进行分类。举例来说，处理逻辑基于阈值电压分布将存储器单元的第一子集分类为具有比存储器单元的第二子集的快速电荷损失更快的快速电荷损失。分类可涉及包含以下的操作：测量高于上限电压值的阈值电压分布的上尾位置，且将存储器单元的第一子集识别为具有高于上限电压值的阈值电压的存储器单元。
[0108]
在操作1150处，执行编程验证操作。举例来说，处理逻辑响应于分类而使得页缓冲器在对存储器单元的第一子集中的任一者执行的编程验证操作期间将第二电压施加到位线。处理逻辑可进一步使得页缓冲器在对存储器单元的第一子集执行的编程验证期间将第一电压施加到位线。
[0109]
在参考图8所论述的实施例中，处理逻辑可进一步响应于分类而在耦合到触发晶体管的栅极的锁存器中存储逻辑值以使得触发晶体管接通，所述触发晶体管激活产生用于编程验证的第二电压的并联晶体管路径。在参考图10所论述的实施例中，处理逻辑可进一步在耦合到升压调节器的锁存器中存储逻辑值以使得升压调节器增大感测放大器的电压阈值以在第二电压下执行编程验证。以这些方式，除第一电压之外，可由页缓冲器采用第二电压以在两个不同电压下执行编程验证。
[0110]
图12说明计算机系统1200的实例机器，所述实例机器内可执行用于使得所述机器执行本文中所论述的方法中的任何一或多种的一组指令。在一些实施例中，计算机系统1200可对应于主机系统(例如，图1a的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1a的存储器子系统110)或可用于执行控制器的操作(例如，执行操作系统以执行
对应于图1a的存储器子系统控制器115的操作)。在替代实施例中，机器可连接(例如联网)到lan、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而在客户端-服务器网络环境中的服务器或客户端机器的容量中进行操作。
[0111]
机器可为个人计算机(pc)、平板pc、机顶盒(stb)、个人数字助理(pda)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行将由所述机器采取的指定动作的一组指令的任何机器。此外，虽然说明单个机器，但应认为术语“机器”还包含机器的任何集合，所述机器单独地或共同地执行一组(或多组)指令以执行本文中所论述的方法中的任何一或多种。
[0112]
实例计算机系统1200包含处理装置1202、主存储器1204(例如，只读存储器(rom)、快闪存储器、动态随机存取存储器(dram)，例如同步dram(sdram)或rambus dram(rdram)等)、静态存储器1210(例如，快闪存储器、静态随机存取存储器(sram)等)以及数据存储系统1218，它们经由总线1230彼此通信。
[0113]
处理装置1202表示一或多个通用处理装置，例如微处理器、中央处理单元等等。更具体地说，处理装置可为复杂指令集计算(cisc)微处理器、精简指令集计算(risc)微处理器、超长指令字(vliw)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置1202还可为一或多个专用处理装置，例如专用集成电路(asic)、现场可编程门阵列(fpga)、数字信号处理器(dsp)、网络处理器等等。处理装置1202经配置以执行用于执行本文中所论述的操作和步骤的指令1228。计算机系统1200可进一步包含网络接口装置1212以经由网络1220通信。
[0114]
数据存储系统1218可包含机器可读存储媒体1224(也称为计算机可读媒体)，其上存储有一或多组指令1228或体现本文中所描述的方法或功能中的任何一或多种的软件。数据存储系统1218可进一步包含先前论述的本地媒体控制器135和页缓冲器152。指令1228还可在其由计算机系统1200执行期间完全或至少部分地驻存在主存储器1204内和/或处理装置1202内，主存储器1204和处理装置1202也构成机器可读存储媒体。机器可读存储媒体1224、数据存储系统1218和/或主存储器1204可对应于图1a的存储器子系统110。
[0115]
在一个实施例中，指令1226包含用以实施对应于控制器(例如，图1a的存储器子系统控制器115)的功能性的指令。虽然机器可读存储媒体1224在实例实施例中展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的一组指令且使机器执行本公开的方法中的任何一个或多个的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体和磁性媒体。
[0116]
已依据计算机存储器内的数据位的操作的算法和符号表示呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给本领域的其他技术人员的方式。本文的算法通常是指产生所需结果的操作的自洽序列。操作为要求对物理量进行物理控制的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。主要出于通用的原因，已经证明将这些信号称为位、值、元件、符号、字符、术语、数字等有时是便利的。
[0117]
然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅为应用于这些量
的方便标签。本公开可以指操控和变换计算机系统的寄存器和存储器内的表示为物理(电子)量的数据为计算机系统存储器或寄存器或其它此类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
[0118]
本公开还涉及用于执行本文的操作的设备。这一设备可以出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、cd-rom和磁性光盘、只读存储器(rom)、随机存取存储器(ram)、eprom、eeprom、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
[0119]
本文中所呈现的算法和显示本质上不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或其可证明构造用以执行所述方法更加专用的设备是便利的。将如下文描述中所示呈现用于各种这些系统的结构。另外，不参考任何特定编程语言描述本公开。将了解，可使用各种编程语言来实施如本文中所描述的本公开的教示。
[0120]
本公开可提供为计算机程序产品或软件，其可包含在其上存储有可以用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读介质包含用于存储呈机器(例如，计算机)可读形式的信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，如只读存储器(“rom”)、随机存取存储器(“ram”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
[0121]
在前述说明书中，本公开的实施例已经参考其具体实例实施例进行描述。将显而易见的是，可以在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，说明书和图式应被视为说明性的而非限制性的。

技术特征：

1.一种存储器装置，其包括：存储器阵列，其包括存储器单元；页缓冲器，其耦合到所述存储器阵列的位线，其中所述页缓冲器用于在对所述存储器单元执行的编程验证操作期间向所述位线施加第一电压或高于所述第一电压的第二电压中的一者；及以操作方式与所述页缓冲器耦合的控制逻辑，所述控制逻辑执行包括以下各项的操作：使得多个存储器单元以第一编程脉冲进行编程；测量所述多个存储器单元中的每一者的阈值电压；根据经测量阈值电压形成阈值电压分布；基于所述阈值电压分布，将所述多个存储器单元的第一子集分类为具有比所述多个存储器单元的第二子集的快速电荷损失更快的快速电荷损失；及响应于所述分类，使得所述页缓冲器在对所述多个存储器单元的所述第一子集中的任一者执行的编程验证操作期间将所述第二电压施加到所述位线。2.根据权利要求1所述的存储器装置，其中所述分类包括：测量高于上限电压值的所述阈值电压分布的上尾；及将所述多个存储器单元的所述第一子集识别为具有高于所述上限电压值的阈值电压的存储器单元。3.根据权利要求1所述的存储器装置，其中所述操作进一步包括使得所述页缓冲器在对所述多个存储器单元的所述第二子集中的任一者执行的编程验证操作期间将所述第一电压施加到所述位线。4.根据权利要求3所述的存储器装置，其中所述操作进一步包括通过以下操作对所述多个存储器单元的所述第二子集进行分类：测量高于上限电压值的所述阈值电压分布的上尾；及将所述多个存储器单元的所述第二子集识别为具有低于或等于所述上限电压值的阈值电压的存储器单元。5.根据权利要求1所述的存储器装置，其中所述页缓冲器包括：第一晶体管路径，其包括预充电到第一栅极电压的第一位线bl箝位晶体管；及与所述第一晶体管路径并联耦合的第二晶体管路径，所述第二晶体管路径包括预充电到第二栅极电压的第二bl箝位晶体管，所述第二栅极电压以所述第二电压与所述第一电压之间的差高于所述第一栅极电压。6.根据权利要求5所述的存储器装置，其中，所述第二晶体管路径进一步包括：触发晶体管，其与所述第二bl箝位晶体管串联耦合；及锁存器，其耦合到所述触发晶体管的栅极，其中所述操作进一步包括响应于将所述多个存储器单元的所述第一子集分类为具有比所述多个存储器单元的所述第二子集的快速电荷损失更快的快速电荷损失，将逻辑值存储在所述锁存器中，所述逻辑值使得所述触发晶体管接通。7.根据权利要求1所述的存储器装置，其中所述页缓冲器包括：感测节点，其耦合于所述位线与感测放大器之间；
升压调节器，其以电容方式升压所述感测节点的所述电压且将所述感测放大器的电压阈值从所述第一电压改变为所述第二电压；及锁存器，其耦合到所述升压调节器，其中所述操作进一步包括响应于将所述多个存储器单元的所述第一子集分类为具有比所述多个存储器单元的所述第二子集的快速电荷损失更快的快速电荷损失，将逻辑值存储在所述锁存器中，所述逻辑值使得所述升压调节器改变所述电压阈值。8.根据权利要求7所述的存储器装置，其进一步包括：第一与门，其用于输出来自所述多个存储器单元的所述第一子集中的每一者的感测数据且接收包括所述感测放大器和所述锁存器的输出的输入；反相器，其接收包括所述锁存器的所述输出的输入；及第二与门，其用于输出来自所述多个存储器单元的所述第二子集中的每一者的感测数据且接收包括所述感测放大器和所述反相器的输出的输入。9.一种装置，其包括：页缓冲器，其耦合到存储器单元的存储器阵列的位线，其中所述页缓冲器包括：第一晶体管路径，其用于在对所述存储器阵列的多个存储器单元的第一子集执行的第一编程验证操作期间在所述位线上施加第一电压；及与所述第一晶体管路径并联耦合的第二晶体管路径，所述第二晶体管路径在对所述多个存储器单元的第二子集执行的第二编程验证操作期间将高于所述第一电压的第二电压施加到所述位线；及以操作方式与所述页缓冲器耦合的控制逻辑，所述控制逻辑执行包括以下各项的操作：使得所述多个存储器单元以第一编程脉冲进行编程；测量所述多个存储器单元中的每一者的阈值电压；根据经测量阈值电压形成阈值电压分布；基于所述阈值电压分布，将所述多个存储器单元的所述第二子集分类为具有比所述多个存储器单元的所述第一子集的快速电荷损失更快的快速电荷损失；及响应于所述分类，触发所述第二晶体管路径以在对所述多个存储器单元的所述第二子集执行的所述第二编程验证期间将所述第二电压施加到所述位线。10.根据权利要求9所述的装置，其中所述分类包括：测量高于上限电压值的所述阈值电压分布的上尾；及将所述多个存储器单元的所述第二子集识别为具有高于所述上限电压值的阈值电压的存储器单元。11.根据权利要求9所述的装置，其中所述操作进一步包括使得所述页缓冲器在对所述多个存储器单元的所述第一子集执行的所述第一编程验证期间经由所述第一晶体管路径将所述第一电压施加到所述位线。12.根据权利要求11所述的装置，其中所述操作进一步包括通过以下操作来对所述多个存储器单元的所述第一子集进行分类：测量高于上限电压值的所述阈值电压分布的上尾；及将所述多个存储器单元的所述第一子集识别为具有低于或等于所述上限电压值的阈
值电压的存储器单元。13.根据权利要求9所述的装置，其中所述第一晶体管路径包括预充电到第一栅极电压的第一位线bl箝位晶体管，且所述第二晶体管路径包括预充电到第二栅极-源极电压的第二bl箝位晶体管，所述第二栅极-源极电压以所述第二电压与所述第一电压之间的差高于所述第一栅极电压。14.根据权利要求13所述的装置，其中，所述第二晶体管路径进一步包括：触发晶体管，其与所述第二bl箝位晶体管串联耦合；及锁存器，其耦合到所述触发晶体管的栅极，其中所述操作进一步包括响应于将所述多个存储器单元的所述第二子集分类为具有比所述多个存储器单元的所述第一子集的快速电荷损失更快的快速电荷损失，将逻辑值存储在所述锁存器中，所述逻辑值使得所述触发晶体管接通。15.一种操作装置的方法，所述装置包括：页缓冲器，其耦合到存储器单元的存储器阵列的位线，所述页缓冲器在对所述存储器单元执行的编程验证操作期间施加第一电压或高于所述第一电压的第二电压中的一者；及控制逻辑，其与所述页缓冲器耦合，其中操作所述装置的所述方法包括：通过所述控制逻辑，使得多个存储器单元以第一编程脉冲进行编程；通过所述控制逻辑，使得在所述多个存储器单元中的每一者处测量阈值电压；通过所述控制逻辑，根据经测量阈值电压形成阈值电压分布；通过所述控制逻辑，基于所述阈值电压分布将所述多个存储器单元的第一子集分类为具有比所述多个存储器单元的第二子集的快速电荷损失更快的快速电荷损失；及响应于所述分类，通过所述控制逻辑使得所述页缓冲器在对所述多个存储器单元的所述第一子集中的任一者执行的编程验证操作期间将所述第二电压施加到所述位线。16.根据权利要求15所述的方法，其中所述分类包括：测量高于上限电压值的所述阈值电压分布的上尾；及将所述多个存储器单元的所述第一子集识别为具有高于所述上限电压值的阈值电压的存储器单元。17.根据权利要求15所述的方法，其进一步包括使得所述页缓冲器在对所述多个存储器单元的所述第二子集执行的编程验证期间将所述第一电压施加到所述位线。18.根据权利要求17所述的方法，其进一步包括通过以下操作来对所述多个存储器单元的所述第二子集进行分类：测量高于上限电压值的所述阈值电压分布的上尾；及将所述多个存储器单元的所述第二子集识别为具有低于所述上限电压值的阈值电压的存储器单元。19.根据权利要求15所述的方法，其进一步包括响应于所述分类，在耦合到触发晶体管的栅极的锁存器中存储使得所述触发晶体管接通的逻辑值，所述触发晶体管激活产生用于所述编程验证的所述第二电压的并联晶体管路径。20.根据权利要求15所述的方法，其进一步包括在耦合到升压调节器的锁存器中存储使得所述升压调节器增大感测放大器的电压阈值以在所述第二电压下执行所述编程验证的逻辑值。

技术总结

本申请涉及用于降低存储器单元中的快速电荷损失的双重验证。一种存储器装置包含存储器单元的存储器阵列。页缓冲器用于在编程验证操作期间将第一电压或高于所述第一电压的第二电压施加到位线。以操作方式与所述页缓冲器耦合的控制逻辑用于执行包含以下各项的操作：使得多个存储器单元以第一编程脉冲进行编程；测量所述存储器单元的阈值电压；根据经测量阈值电压形成阈值电压分布；基于所述阈值电压分布，将所述存储器单元的第一子集分类为具有比所述存储器单元的第二子集的快速电荷损失更快的快速电荷损失；及响应于所述分类，使得所述页缓冲器在对存储器单元的所述第一子集中的任一者执行的编程验证操作期间将所述第二电压施加到所述位线。电压施加到所述位线。电压施加到所述位线。