SplitGateMOSFET器件及制备方法与流程

split gate mosfet器件及制备方法
技术领域
1.本发明涉及半导体功率器件技术领域，更具体的涉及split gate mosfet器件及制备方法。

背景技术：

2.split-gate mosfet器件随着工艺技术的不断成熟，目前在很多领域有逐渐取代single trench mosfet器件的趋势，特别是split-gate mosfet器件在中压领域性能优势的突显，使得成本也逐年降低，替代趋势尤为迅速。对于功率mosfet来说，其主要的损耗来自于如下两方面：第一，导通损耗，由功率mosfet器件中的导通电阻决定，若要想得到更小的导通电阻，就要不断的减小器件的沟道长度，通过减少器件的厚度，以及器件单胞结构由平面型变为沟槽型，增加器件的单胞密度可以实现当器件的单胞密度增加时，致使整个器件的沟槽电阻降低，外延层电阻降低，从而使器件的整个导通电阻降低。第二，开关损耗，即功率mosfet在开关过程中，因为寄生电容的充放电过程或者寄生二极管反向恢复时间延迟引入的功率损耗。一般选取导通电阻(rdson)和栅电荷(qg)作为评价开关损耗大小的指标，但由于不同的应用领域对器件的开关损耗和导通损耗的要求不同，通常情况下将导通电阻(rdson)和栅电荷(qg)的乘积最优值(fom)作为评价器件性价比的标准。

技术实现要素：

3.本发明实施例提供split gate mosfet器件及制备方法，通过在源极多晶硅层刻蚀前淀积一层氮氧化硅层，再利用热氧化工艺实现器件结构的优化，可以在不增加导通电阻的前提下达到进一步降低器件动态参数的目的，使得器件最优值降低并且拥有更高的性价比。
4.本发明实施例提供split gate mosfet器件，包括：
5.第一导电外延层内设置第一沟槽和第二沟槽；
6.所述第一沟槽从外至内包括第一栅氧化层和第一多晶硅层；
7.所述第二沟槽从下至上被第二栅氧化层分为上部分和下部分，所述第二沟槽的下部分从外至内包括第一栅氧化层和第一多晶硅层，所述第二沟槽的上部分从外至内包括第二多晶硅层，第二栅氧化层和隔离氧化层；
8.所述第一导电外延层上依次设置第二栅氧化层、氮氧化硅层、隔离氧化层和金属层；
9.所述第二沟槽上、所述第一沟槽和所述第二沟槽之间、所述第二沟槽远离所述第一沟槽的一侧设置接触孔。
10.优选地，还包括第二导电类型体区和第一导电类型源区；
11.所述第一沟槽和所述第二沟槽之间包括第二导电类型体区；
12.所述第二沟槽远离第一沟槽的一侧从下至上包括第二导电类型体区和第一导电类型源区；
13.其中，所述第二导电类型体区的下表面高于位于第二沟槽内的第一多晶硅层的上表面。
14.优选地，所述接触孔分别第一接触孔，第二接触孔和第三接触孔；
15.第一接触孔位于所述第一沟槽上，其一端贯穿氮氧化硅层、第二栅氧化层与设置在第一沟槽内的所述第一多晶硅层相接触；
16.第二接触孔位于所述第一沟槽和所述第二沟槽之间，其一端贯穿氮氧化硅层、第二栅氧化层与第二导电类型体区相接触；
17.第三接触孔位于所述第二沟槽远离所述第一沟槽的一侧，其一端贯穿氮氧化硅层、第二栅氧化层、第一导电类型源区与第二导电类型体区相接触。
18.本发明实施例提供split gate mosfet器件制备方法，包括：
19.在第一沟槽的顶部、顶部两侧形成第二光刻胶层，通过刻蚀方法对第二沟槽内的第一栅氧化层、第二沟槽的顶部两侧的所述第一栅氧化层进行刻蚀；将第二光刻胶层去取，通过热氧化工艺在所述第二沟槽内、所述第二沟槽的顶部两侧、所述第一沟槽的顶部以及所述第一沟槽的顶部两侧形成第二栅氧化层；
20.在所述第二沟槽内且位于所述第二栅氧化层的上层形成第二多晶硅层；在第一沟槽的顶部、第一沟槽的顶部两侧、第二沟槽的顶部以及第二沟槽的顶部两侧形成氮氧化硅层和第三光刻胶层；通过刻蚀方法对所述第二沟槽顶部以及第二沟槽内的氮氧化硅层、第二栅氧化层和第一多晶硅层进行刻蚀；
21.通过离子注入，在所述第二沟槽和所述第一沟槽之间形成第二导电类型体区，在所述第二沟槽远离第一沟槽的一侧从下至上形成第二导电类型体区和第一导电类型源区；在所述氮氧化硅层的上方形成隔离氧化层，并在所述隔离氧化层上制备接触孔。
22.优选地，所述将第二光刻胶层去取，通过热氧化工艺在所述第二沟槽内、所述第二沟槽的顶部两侧、所述第一沟槽的顶部以及所述第一沟槽的顶部两侧形成第二栅氧化层，具体包括：
23.将第二光刻胶层去除，所述第一沟槽的顶部保留有第一栅氧化层和第一多晶硅层，所述第一沟槽远离所述第二沟槽的一侧保留有第一栅氧化层；
24.通过热氧化工艺，在所述第二沟槽内，所述第二沟槽的顶部两侧形成第二栅氧化层；
25.通过热氧化工艺，位于所述第一沟槽的顶部的所述第一多晶硅层被氧化生成第二栅氧化层，位于所述第一沟槽的顶部的所述第一栅氧化层和所述第一沟槽远离所述第二沟槽的一侧的所述第一栅氧化层形成第二栅氧化层；
26.其中，位于所述第一沟槽的顶部和所述第一沟槽远离所述第二沟槽的一侧的所述第二栅氧化层的高度高于位于所述第二沟槽的顶部以及所述第二沟槽两侧的所述第二栅氧化层的高度。
27.优选地，所述在所述第一沟槽的顶部、顶部两侧形成第二光刻胶层之前，还包括：
28.通过刻蚀方法将位于第一导电外延层上的第一多晶硅层去掉，以使位于所述第一沟槽内的所述第一多晶硅层、第二沟槽内的所述第一多晶硅层的上表面与位于第一导电外延层上的所述第一栅氧化层的上表面具有相同高度。
29.优选地，所述通过刻蚀方法对所述第二沟槽内的所述第一栅氧化层、所述第二沟
槽的顶部两侧的所述第一栅氧化层进行刻蚀，具体包括：
30.对位于所述第二沟槽内的所述第一栅氧化层进行刻蚀，以使位于所述第二沟槽内的所述第一栅氧化层的上部分被刻蚀；
31.对位于所述第二沟槽的顶部两侧的所述第一栅氧化层进行刻蚀，以使位于所述第二沟槽的顶部两侧的所述第一栅氧化层被刻蚀；其中，位于所述第一沟槽和所述第二沟槽之间的所述第二光刻胶的下表面与第一导电外延层的上表面之间存在间隙。
32.优选地，所述通过刻蚀方法对所述第二沟槽顶部以及第二沟槽内的氮氧化硅层、第二栅氧化层和第一多晶硅层进行刻蚀，具体包括：
33.通过刻蚀方法，先将位于所述第二沟槽顶部的氮氧化硅层进行刻蚀；
34.对位于所述第二沟槽内的所述第二栅氧化层、第一多晶硅层进行刻蚀，以使被刻蚀的所述第一多晶硅层的上表面与第二多晶硅层的下表面具有相同的高度。
35.优选地，所述通过离子注入之前，还包括：
36.通过热氧化工艺，以使位于所述第二沟槽的所述第二多晶硅层的内侧被氧化生成第二栅氧化层，第一多晶硅层的上表面被氧化生成第二栅氧化层；
37.其中，位于第一多晶硅层上表面的所述第二栅氧化层与位于第二多晶硅层下方的第一栅氧化层相接触。
38.优选地，所述通过离子注入，在所述第二沟槽和所述第一沟槽之间形成第二导电类型体区，在所述第二沟槽远离第一沟槽的一侧从下至上形成第二导电类型体区和第一导电类型源区，具体包括：
39.通过第一次离子注入，在所述第二沟槽远离所述第一沟槽的一侧、所述第二沟槽和所述第一沟槽之间形成第二导电类型体区，且所述第二导电类型体区的下表面高于位于第二沟槽内的第一多晶硅层的上表面；
40.通过第二次离子注入，在所述第二沟槽远离所述第一沟槽的一侧形成第一导电类型源区，所述第一导电类型源区位于所述第二导电类型体区内，且所述第一导电类型源区的上表面与第一导电类外延层的上表面具有相同的高度。
41.本发明实施例提供split gate mosfet器件及制备方法，制备方法包括：在第一沟槽的顶部、顶部两侧形成第二光刻胶层，通过刻蚀方法对第二沟槽内的第一栅氧化层、第二沟槽的顶部两侧的所述第一栅氧化层进行刻蚀；将所述第二光刻胶层去取，通过热氧化工艺在所述第二沟槽内、所述第二沟槽的顶部两侧、所述第一沟槽的顶部以及所述第一沟槽的顶部两侧形成第二栅氧化层；在所述第二沟槽内且位于所述第二栅氧化层的上层形成第二多晶硅层；在第一沟槽的顶部、第一沟槽的顶部两侧、第二沟槽的顶部以及第二沟槽的顶部两侧形成氮氧化硅层和第三光刻胶层；通过刻蚀方法对所述第二沟槽顶部以及第二沟槽内的氮氧化硅层、第二栅氧化层和第一多晶硅层进行刻蚀；通过离子注入，在所述第二沟槽和所述第一沟槽之间形成第二导电类型体区，在所述第二沟槽远离第一沟槽的一侧从下至上形成第二导电类型体区和第一导电类型源区；在所述氮氧化硅层的上方形成隔离氧化层，并在所述隔离氧化层上制备接触孔。该方法能够通过在第一多晶硅层刻蚀前淀积一层氮氧化硅层，再利用热氧化工艺实现器件结构的优化，达到在不增加导通电阻的前提下进一步降低器件动态参数的目的，从而最终使得器件最优值降低并且拥有更高的性价比；再者，该方法还可以通过对第二沟槽内的第一多晶硅层高度的适当调整，实现器件动态参数
的进一步降低；进一步地，该制备方法中由于氮氧化硅层的引入，其是很好的隔离层材料，能够有效减少金属离子、可移动离子以及带电粒子进入器件内部，从而器件拥有很高的稳定性。
附图说明
42.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
43.图1a为本发明实施例提供的split gate mosfet器件结构示意图；
44.图1b为本发明实施例提供的split gate mosfet器件包括的gate bus finger pick-up结构示意图；
45.图2为本发明实施例提供的split gate mosfet器件器件制备流程示意图；
46.图3a为为本发明实施例提供的在第一导电外延层上制备第一氧化层结构示意图；
47.图3b为本发明实施例提供的沟槽制备示意图；
48.图3c为本发明实施例提供的在沟槽内制备第一栅氧化层示意图；
49.图3d为本发明实施例提供的在沟槽内制备第一多晶硅层示意图；
50.图3e为本发明实施例提供的刻蚀第一多晶硅层示意图；
51.图3f为本发明实施例提供的制备第二光刻胶层示意图；
52.图3g为本发明实施例提供的刻蚀第一栅氧化层示意图；
53.图3h为本发明实施例提供的制备第二栅氧化层示意图；
54.图3i为本发明实施例提供的制备第二多晶硅层示意图；
55.图3j为本发明实施例提供的刻蚀第二多晶硅层示意图；
56.图3k为本发明实施例提供的制备氮氧化硅层示意图；
57.图3l为本发明实施例提供的制备第三光刻胶层示意图；
58.图3m为本发明实施例提供的刻蚀第二沟槽内第二栅氧化层和第一多晶硅层示意图；
59.图3n为本发明实施例提供的去除第三光刻胶层示意图；
60.图3o为本发明实施例提供的两次离子注入示意图；
61.图3p为本发明实施例提供的制备隔离氧化层示意图；
62.图3q为本发明实施例提供的制备接触孔示意图；
63.图3r为本发明实施例提供的制备金属层示意图；
64.其中，101-第一导电类型衬底层；102-第一导电外延层；103-第一氧化层；105-1-第一沟槽；105-2-第二沟槽；106-1-第一栅氧化层；107-1-第一多晶硅层；106-2-第二栅氧化层；107-2-第二多晶硅层；108-第二光刻胶层；109-氮氧化硅层；110-第光刻胶层；111-第二导电类型体区；112-第一导电类型源区；113-隔离氧化层；114-接触孔；115-金属层。
具体实施方式
65.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完
整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
66.图1a为本发明实施例提供的split gate mosfet器件结构示意图；图1b为本发明实施例提供的split gate mosfet器件包括的gate bus finger pick-up结构示意图；如图1a和图1b所示，该split gate mosfet器件主要包括第一沟槽105-1、第二沟槽105-2、第一导电外延层102、第一多晶硅层107-1、第二多晶硅层107-2、第一栅氧化层106-1、第二栅氧化层106-2、氮氧化硅层109、第二导电类型体区111和第一导电类型源区112。
67.具体地，第一沟槽105-1和第二沟槽105-2的槽口与第一导电外延层102的上表面具有相同的高度，即第一沟槽105-1和第二沟槽105-2的槽口位于第一导电外延层102的上表面；且第一沟槽105-1和第二沟槽105-2的下端延伸至第一导电外延层102内。
68.进一步地，第一沟槽105-1内从外至内依次设置有第一栅氧化层106-1、第一多晶硅层107-1和接触孔114；第二沟槽105-2下半部从外至内设置有第一栅氧化层106-1和第一多晶硅层107-1，上半部分从外至内设置有第二多晶硅层107-2、第二栅氧化层106-2和隔离氧化层113，且在第一多晶硅层107-1和第二多晶硅层107-2之间设置有第二栅氧化层106-2，即通过设置在第一多晶硅层107-1和第二多晶硅层107-2之间地第二栅氧化层106-2将第二沟槽105-2从上至下分为上半部和下半部。
69.进一步地，在第一导电外延层102的上方依次设置第二栅氧化层106-2、氮氧化硅层109、隔离氧化层113和金属层115。
70.在本发明实施例中，通过在第二栅氧化层106-2的上方设置氮氧化硅层109，即氮氧化硅层109在刻蚀第二沟槽105-2内的第一多晶硅层107-1之前设置的，可以利用热氧化工艺实现器件结构的优化，达到不增加导通电阻的前提下进一步降低器件动态参数的目的，从而最终使得器件最优值降低并且拥有更高的性价比。再者，该方法还可以通过对第二沟槽105-2内的第一多晶硅层107-1高度的适当调整，实现器件动态参数的进一步降低；进一步地，该制备方法中由于氮氧化硅层109的引入，其是很好的隔离层材料，能够有效减少金属离子、可移动离子以及带电粒子进入器件内部，从而器件拥有很高的稳定性。
71.进一步地，在第二沟槽105-2远离第一沟槽105-1的一侧分布有第二导电类型体区111和第一导电类型源区112，其中，第一导电类型源区112位于第二导电类型体区111内，且第一导电类型源区112、第二导电类型体区111和第一导电外延层102的上表面具有相同高度；在第二沟槽105-2和第一沟槽105-1之间设置有第二导电类型体区111。
72.进一步地，第一接触孔114位于第一沟槽105-1上，其一端贯穿氮氧化硅层109、第二栅氧化层106-2与设置在第一沟槽105-1内的所述第一多晶硅层107-1相接触；第二接触孔114位于第一沟槽105-1和第二沟槽105-2之间，其一端贯穿氮氧化硅层109、第二栅氧化层106-2与第二导电类型体区111相接触；第三接触孔114位于第二沟槽105-2远离第一沟槽105-1的一侧，其一端贯穿氮氧化硅层109、第二栅氧化层106-2、第一导电类型源区112与第二导电类型体区111相接触。
73.图2为本发明实施例提供的split gate mosfet器件器件制备流程示意图；图3a为为本发明实施例提供的在第一导电外延层上制备第一氧化层结构示意图；图3b为本发明实施例提供的沟槽制备示意图；图3c为本发明实施例提供的在沟槽内制备第一栅氧化层示意
图；图3d为本发明实施例提供的在沟槽内制备第一多晶硅层示意图；图3e为本发明实施例提供的刻蚀第一多晶硅层示意图；图3f为本发明实施例提供的制备第二光刻胶层示意图；图3g为本发明实施例提供的刻蚀第一栅氧化层示意图；图3h为本发明实施例提供的制备第二栅氧化层示意图；图3i为本发明实施例提供的制备第二多晶硅层示意图；图3j为本发明实施例提供的刻蚀第二多晶硅层示意图；图3k为本发明实施例提供的制备氮氧化硅层示意图；图3l为本发明实施例提供的制备第三光刻胶层示意图；图3m为本发明实施例提供的刻蚀第二沟槽内第二栅氧化层和第一多晶硅层示意图；图3n为本发明实施例提供的去除第三光刻胶层示意图；图3o为本发明实施例提供的两次离子注入示意图；图3p为本发明实施例提供的制备隔离氧化层示意图；图3q为本发明实施例提供的制备接触孔示意图；图3r为本发明实施例提供的制备金属层示意图；
74.以下以图2提供的split gate mosfet器件的制备方法，结合图3a～图3r提供的制备示意图，来详细介绍split gate mosfet器件的制备方法，具体地，如图2所示，该方法主要包括以下步骤：
75.具体地，如图3a所示，在提供的第一导电衬底层形成第一导电外延层102，在第一导电外延层102生成第一氧化层103，作为沟槽刻蚀的阻挡层。
76.在本发明实施例中，可以先提供第一导电类型衬底层，在第一导电类型衬底层上生成第一导电外延层，该第一导电类型衬底层可以是n型衬底，也可以是p型衬底，当该第一导电类型衬底层为n型衬底时，设置在n型衬底上的第一导电外延层为n型外延层；当该第一导电类型衬底层为p型衬底时，设置在p型衬底上的第一导电外延层为p型外延层。
77.在第一氧化层103上形成第一光刻胶层，通过第一光刻胶层定义第一沟槽和第二沟槽的槽口位置。然后对第一氧化层103进行刻蚀，刻蚀到第一导电外延层102的上表面，即将位于第一导电外延层102上的第一氧化层103刻蚀成沟槽的样子。
78.如图3b所示，在第一导电外延层102内进行第一沟槽105-1和第二沟槽105-2刻蚀。需要说明的是，第一沟槽105-1位于第一导电外延层102内的terminal区域，第二沟槽105-2位于第一导电外延层102内的区域。
79.进一步地，将位于第一导电外延层102上表面的第一光刻胶层和第一氧化层103去掉，在第一沟槽105-1内部、第二沟槽105-2内部和第一导电外延层102上表面生成牺牲氧化层，需要说明的是，牺牲氧化层位于第一沟槽105-1和第二沟槽105-2的底部和侧壁上。
80.如图3c所示，去掉牺牲氧化层，然后在第一沟槽105-1内部、第二沟槽105-2内部和第一导电外延层102上表面生成第一栅氧化层106-1，其中，第一栅氧化层106-1位于第一沟槽105-1和第二沟槽105-2的底部和侧壁上。
81.如图3d和图3e所示，在第一沟槽105-1内、第二沟槽105-2内和两个沟槽的顶部侧面形成第一多晶硅层107-1，通过干法回刻方式对第一多晶硅层107-1进行第一次刻蚀，即将位于两个沟槽两侧的第一多晶硅层107-1去掉，即只保留第一沟槽105-1和第二沟槽105-2内的第一多晶硅层107-1，刻蚀后，位于第一沟槽105-1和第二沟槽105-2内的第一多晶硅层107-1的上表面与设置在第一导电外延层102上方的第一栅氧化层106-1的上表面具有相同高度。
82.需要说明的是，这里的第一栅氧化层为liner oxide，第一多晶硅层为source poly。
83.步骤21，在第一沟槽的顶部、顶部两侧形成第二光刻胶层，通过刻蚀方法对第二沟槽内的第一栅氧化层、第二沟槽的顶部两侧的所述第一栅氧化层进行刻蚀；将所述第二光刻胶层去取，通过热氧化工艺在所述第二沟槽内、所述第二沟槽的顶部两侧、所述第一沟槽的顶部以及所述第一沟槽的顶部两侧形成第二栅氧化层。
84.具体地，如图3f所示，在第一沟槽105-1的顶部、第一沟槽105-1的顶部两侧形成第二光刻胶层108，即第二光刻胶层108覆盖第一沟槽105-1的顶部以及第一沟槽105-1的两侧，需要说明的是，第一沟槽105-1和第二沟槽105-2之间，第二光刻胶只覆盖了一部分，即靠近第二沟槽105-2的一侧，第二光刻胶未覆盖。
85.如图3g所示，对第二沟槽105-2内和第二沟槽105-2的顶部两侧的第一栅氧化层106-1进行刻蚀。具体地，对位于第二沟槽105-2内的第一栅氧化层106-1进行刻蚀，使得第二沟槽105-2内的第一栅氧化层106-1的上表面低于第二沟槽105-2内的第一多晶硅层107-1的上表面，其中，第二沟槽105-2内的第一多晶硅层107-1的上表面与第一导电外延层102的上表面具有相同高度。再者，将第二沟槽105-2的顶部两侧的第一栅氧化层106-1刻蚀掉，以使位于第二沟槽105-2的顶部两侧的第一栅氧化层106-1被刻蚀，需要说明的是，由于第二光刻胶有部分位于第一沟槽和第二沟槽之间，因此，当将第一沟槽和第二沟槽之间的第一栅氧化层刻蚀掉之后，则位于第一沟槽和第二沟槽之间的部分第二光刻胶的下表面与第一导电外延层的上表面之间会存在间隙。
86.需要说明的是，上述对第二沟槽内的第一栅氧化层进行刻蚀，其刻蚀深度可以根据具体的工艺参数来确定，在本发明实施例中，对第二沟槽内第一栅氧化层的刻蚀深度不做具体的限定。
87.进一步地，如图3h所示，将第二光刻胶去除，由于上述只刻蚀了第二沟槽105-2内和第二沟槽105-2的顶部两侧的第一栅氧化层106-1，所以，当第二光刻胶去除之后，第一沟槽105-1顶部依然包括有第一栅氧化层106-1和第一多晶硅层107-1，同样的，第一沟槽105-1远离第二沟槽105-2一侧依然保留有第一栅氧化层106-1。
88.进一步地，通过热氧化工艺，在第二沟槽105-2内、第二沟槽105-2的顶部两侧、第一沟槽105-1的顶部，第一沟槽105-1的顶部两侧生成一层高质量的栅氧化层，在此称为第二栅氧化层106-2。需要说明的是，第二沟槽内生成的第二栅氧化层，其位于第一栅氧化层的上表面、第二沟槽的两侧和第一多晶硅层的上表面；第二沟槽的顶部两侧生成的第二栅氧化层，其位于第一导电外延层的上表面；第一沟槽的顶部生成的第二栅氧化层位于第一栅氧化层和第一多晶硅层的上表面，第一沟槽远离第二沟槽的一侧生成的第二栅氧化层位于第一栅氧化层的上表面。基于此可以确定，位于第一沟槽的顶部和第一沟槽远离第二沟槽的一侧的第二栅氧化层的高度高于位于第二沟槽的顶部以及第二沟槽两侧的第二栅氧化层的高度。
89.步骤22，在所述第二沟槽内且位于所述第二栅氧化层的上层形成第二多晶硅层；在第一沟槽的顶部、第一沟槽的顶部两侧、第二沟槽的顶部以及第二沟槽的顶部两侧形成氮氧化硅层和第三光刻胶层；通过刻蚀方法对所述第二沟槽顶部以及第二沟槽内的氮氧化硅层、第二栅氧化层和第一多晶硅层进行刻蚀；
90.具体地，如图3i所示，通过淀积工艺，在第一沟槽105-1的顶部，第一沟槽105-1的两侧，第二沟槽105-2内，第二沟槽105-2的顶部两侧形成一层重掺的栅极多晶硅层，即第二
多晶硅层，这里的第二多晶为层为gate poly。
91.进一步地，如图3j所示，将位于第一沟槽105-1的顶部两侧和第二沟槽105-2的顶部两侧的第二多晶硅层107-2刻蚀掉，具体地，第二沟槽105-2的上表面从外至内包括第二多晶硅层107-2和第二栅氧化层106-2，而第一沟槽105-1的上表面只包括第二栅氧化层106-2，第二沟槽105-2的顶部两侧和第一沟槽105-1的顶部两侧只包括有第二栅氧化层106-2。
92.如图3k所示，在第二沟槽105-2的顶部，第二沟槽105-2的顶部两侧，第一沟槽105-1的顶部和第一沟槽105-1的顶部两侧淀积一层氮氧化硅层109，即在第二栅氧化层106-2和第二多晶硅层107-2的上表面淀积一层氮氧化硅。
93.在本发明实施例中，淀积一层氮氧化硅层，然后利用热氧化工艺实现器件结构的优化，达到在不增加导通电阻的前提下进一步降低器件动态参数(如栅电荷qg)的目的，从而最终使得器件最优值fom降低并且拥有更高的性价比。
94.如图3l所示，在第一沟槽105-1的顶部、第一沟槽105-1的顶部两侧、第二沟槽105-2的顶部以及第二沟槽105-2的顶部两侧形成第三光刻胶层110，即在氮氧化硅层109的上表面形成第三光刻胶层110。需要说明的是，第三光刻胶在第二沟槽的上表面留有需要刻蚀氮氧化硅层的窗口。
95.如图3m所示，通过干法刻蚀将第一多晶硅层107-1顶部的第二栅氧化层106-2以及位于第二栅氧化层106-2上方的氮氧化硅层109刻蚀掉，然后再根据工艺参数，确定第一多晶硅层107-1的刻蚀深度，在此，对第一多晶硅层107-1的刻蚀深度不做限定。
96.进一步地，如图3n所示，将第三光刻胶去除，通过热氧化工艺，以使第二沟槽105-2内位于第二多晶硅层107-2内侧的第一多晶硅层107-1被氧化生成第二栅氧化层106-2，第一多晶硅层107-1的上表面被氧化生成第二栅氧化层106-2；具体地，位于第一多晶硅层107-1上表面的第二栅氧化层106-2与位于第二多晶硅层107-2下方的第一栅氧化层106-1相接触。
97.需要说明的是，上述步骤中，在第二栅氧化层上方形成的氮氧化硅层，其可以能够在热氧化工艺时保护表层硅不被氧化，只会使得残余的第二沟槽侧壁的第一多晶硅层被完全氧化掉。
98.步骤23，通过离子注入，在所述第二沟槽和所述第一沟槽之间形成第二导电类型体区，在所述第二沟槽远离第一沟槽的一侧从下至上形成第二导电类型体区和第一导电类型源区；在所述氮氧化硅层的上方形成隔离氧化层，并在所述隔离氧化层上制备接触孔。
99.具体地，如图3o所示，通过光刻工艺在氮氧化硅层109上形成第二导电类型体区111光刻胶层，即第四光刻胶层。具体地，第三光刻胶层110位于第一沟槽105-1远离第二沟槽105-2的一侧以及第一沟槽105-1的顶部，通过光刻工艺在第一导电外延层102定义出第二导电类型体区111的注入区域，向第一导电外延层102进行第一次离子注入，将第四光刻胶去除后，再通过热推阱的方式将第二导电类型体区111推到需要的结深，在第二沟槽105-2两侧的第一导电外延层102内形成第二导电类型体区111。需要说明的是，第二导电类型体区的下表面高于位于第二沟槽内的第一多晶硅层的上表面，即结深位于栅极多晶硅层底部的上方。
100.通过光刻工艺在氮氧化硅层109上形成第一导电类型源区112光刻层，即第五光刻
胶层。具体地，第五光刻胶层位于第一沟槽105-1的顶部、第一沟槽105-1的顶部两侧、第二沟槽105-2与第一沟槽105-1之间以及第一个沟槽的顶部。当定义出第一导电类型源区112的注入区域，向第一导电外延层102进行第二次离子注入，在第一导电外延层102内形成第一导电类型源区112。
101.如图3p所示，当在第一导电外延层102内依次形成第二导电类型体区111和第一导电类型源区112之后，则开始在氮氧化硅层109上表面形成隔离氧化层113，且在第二沟槽105-2内的第二栅氧化层106-2的上方也形成隔离氧化层113。在本发明实施例中，该隔离氧化层为bpsg。
102.如图3q所示，在形成隔离氧化层113之后，在隔离氧化层113上形成第六光刻胶层，通过光刻胶定义出接触孔114的位置，并在隔离氧化层113上形成接触孔114。其中，第一接触孔114位于第一沟槽105-1上，其一端贯穿氮氧化硅层109、第二栅氧化层106-2与设置在第一沟槽105-1内的所述第一多晶硅层107-1相接触；第二接触孔114位于第一沟槽105-1和第二沟槽105-2之间，其一端贯穿氮氧化硅层109、第二栅氧化层106-2与第二导电类型体区111相接触；第三接触孔114位于第二沟槽105-2远离所述第一沟槽105-1的一侧，其一端贯穿氮氧化硅层109、第二栅氧化层106-2、第一导电类型源区112与第二导电类型体区111相接触。
103.进一步地，在隔离氧化层上淀积一层ti/tin层，然后通过合适的高温过程在接触孔表面形成良好的欧姆接触，在淀积一层钨，通过回刻工艺将隔离氧化层表层金属钨去除。
104.如图3r所示，在隔离氧化层113上方淀积一层金属层115，然后通过光刻工艺定义出源极金属区域和栅极金属区域，并利用刻蚀定义出源极金属层115和栅极金属层115，形成如图1a所示的有源区外围和图1b所示的gate bus finger pick-up位置的优化结构形貌。
105.需要说明的是，上述步骤中，在第二栅氧化层上方形成的氮氧化硅层，由于其是很好的隔离氧化层材料，能够有效减少金属离子、可移动离子以及带电粒子进入器件内部，从而器件拥有很高的稳定性。
106.综上所述，本发明实施例提供split gate mosfet器件及制备方法，制备方法包括：在第一沟槽的顶部、顶部两侧形成第二光刻胶层，通过刻蚀方法对第二沟槽内的第一栅氧化层、第二沟槽的顶部两侧的所述第一栅氧化层进行刻蚀；将所述第二光刻胶层去取，通过热氧化工艺在所述第二沟槽内、所述第二沟槽的顶部两侧、所述第一沟槽的顶部以及所述第一沟槽的顶部两侧形成第二栅氧化层；在所述第二沟槽内且位于所述第二栅氧化层的上层形成第二多晶硅层；在第一沟槽的顶部、第一沟槽的顶部两侧、第二沟槽的顶部以及第二沟槽的顶部两侧形成氮氧化硅层和第三光刻胶层；通过刻蚀方法对所述第二沟槽顶部以及第二沟槽内的氮氧化硅层、第二栅氧化层和第一多晶硅层进行刻蚀；通过离子注入，在所述第二沟槽和所述第一沟槽之间形成第二导电类型体区，在所述第二沟槽远离第一沟槽的一侧从下至上形成第二导电类型体区和第一导电类型源区；在所述氮氧化硅层的上方形成隔离氧化层，并在所述隔离氧化层上制备接触孔。该方法能够通过在第一多晶硅层刻蚀前淀积一层氮氧化硅层，再利用热氧化工艺实现器件结构的优化，达到在不增加导通电阻的前提下进一步降低器件动态参数的目的，从而最终使得器件最优值降低并且拥有更高的性价比；再者，该方法还可以通过对第二沟槽内的第一多晶硅层高度的适当调整，实现器件动
态参数的进一步降低；进一步地，该制备方法中由于氮氧化硅层的引入，其是很好的隔离层材料，能够有效减少金属离子、可移动离子以及带电粒子进入器件内部，从而器件拥有很高的稳定性。
107.尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
108.显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

技术特征：

1.split gate mosfet器件，其特征在于，包括：第一导电外延层内设置第一沟槽和第二沟槽；所述第一沟槽从外至内包括第一栅氧化层和第一多晶硅层；所述第二沟槽从下至上被第二栅氧化层分为上部分和下部分，所述第二沟槽的下部分从外至内包括第一栅氧化层和第一多晶硅层，所述第二沟槽的上部分从外至内包括第二多晶硅层，第二栅氧化层和隔离氧化层；所述第一导电外延层上依次设置第二栅氧化层、氮氧化硅层、隔离氧化层和金属层；所述第二沟槽上、所述第一沟槽和所述第二沟槽之间、所述第二沟槽远离所述第一沟槽的一侧设置接触孔。2.如权要求1所述的split gate mosfet器件，其特征在于，还包括第二导电类型体区和第一导电类型源区；所述第一沟槽和所述第二沟槽之间包括第二导电类型体区；所述第二沟槽远离第一沟槽的一侧从下至上包括第二导电类型体区和第一导电类型源区；其中，所述第二导电类型体区的下表面高于位于第二沟槽内的第一多晶硅层的上表面。3.如权利要求2所述的split gate mosfet器件，其特征在于，所述接触孔分别第一接触孔，第二接触孔和第三接触孔；第一接触孔位于所述第一沟槽上，其一端贯穿氮氧化硅层、第二栅氧化层与设置在第一沟槽内的所述第一多晶硅层相接触；第二接触孔位于所述第一沟槽和所述第二沟槽之间，其一端贯穿氮氧化硅层、第二栅氧化层与第二导电类型体区相接触；第三接触孔位于所述第二沟槽远离所述第一沟槽的一侧，其一端贯穿氮氧化硅层、第二栅氧化层、第一导电类型源区与第二导电类型体区相接触。4.split gate mosfet器件制备方法，其特征在于，包括：在第一沟槽的顶部、顶部两侧形成第二光刻胶层，通过刻蚀方法对第二沟槽内的第一栅氧化层、第二沟槽的顶部两侧的所述第一栅氧化层进行刻蚀；将第二光刻胶层去取，通过热氧化工艺在所述第二沟槽内、所述第二沟槽的顶部两侧、所述第一沟槽的顶部以及所述第一沟槽的顶部两侧形成第二栅氧化层；在所述第二沟槽内且位于所述第二栅氧化层的上层形成第二多晶硅层；在第一沟槽的顶部、第一沟槽的顶部两侧、第二沟槽的顶部以及第二沟槽的顶部两侧形成氮氧化硅层和第三光刻胶层；通过刻蚀方法对所述第二沟槽顶部以及第二沟槽内的氮氧化硅层、第二栅氧化层和第一多晶硅层进行刻蚀；通过离子注入，在所述第二沟槽和所述第一沟槽之间形成第二导电类型体区，在所述第二沟槽远离第一沟槽的一侧从下至上形成第二导电类型体区和第一导电类型源区；在所述氮氧化硅层的上方形成隔离氧化层，并在所述隔离氧化层上制备接触孔。5.如权利要求4所述的制备方法，其特征在于，所述将第二光刻胶层去取，通过热氧化工艺在所述第二沟槽内、所述第二沟槽的顶部两侧、所述第一沟槽的顶部以及所述第一沟槽的顶部两侧形成第二栅氧化层，具体包括：
将第二光刻胶层去除，所述第一沟槽的顶部保留有第一栅氧化层和第一多晶硅层，所述第一沟槽远离所述第二沟槽的一侧保留有第一栅氧化层；通过热氧化工艺，在所述第二沟槽内，所述第二沟槽的顶部两侧形成第二栅氧化层；通过热氧化工艺，位于所述第一沟槽的顶部的所述第一多晶硅层被氧化生成第二栅氧化层，位于所述第一沟槽的顶部的所述第一栅氧化层和所述第一沟槽远离所述第二沟槽的一侧的所述第一栅氧化层形成第二栅氧化层；其中，位于所述第一沟槽的顶部和所述第一沟槽远离所述第二沟槽的一侧的所述第二栅氧化层的高度高于位于所述第二沟槽的顶部以及所述第二沟槽两侧的所述第二栅氧化层的高度。6.如权利要求4所述的制备方法，其特征在于，所述在所述第一沟槽的顶部、顶部两侧形成第二光刻胶层之前，还包括：通过刻蚀方法将位于第一导电外延层上的第一多晶硅层去掉，以使位于所述第一沟槽内的所述第一多晶硅层、第二沟槽内的所述第一多晶硅层的上表面与位于第一导电外延层上的所述第一栅氧化层的上表面具有相同高度。7.如权利要求4所述的制备方法，其特征在于，所述通过刻蚀方法对所述第二沟槽内的所述第一栅氧化层、所述第二沟槽的顶部两侧的所述第一栅氧化层进行刻蚀，具体包括：对位于所述第二沟槽内的所述第一栅氧化层进行刻蚀，以使位于所述第二沟槽内的所述第一栅氧化层的上部分被刻蚀；对位于所述第二沟槽的顶部两侧的所述第一栅氧化层进行刻蚀，以使位于所述第二沟槽的顶部两侧的所述第一栅氧化层被刻蚀；其中，位于所述第一沟槽和所述第二沟槽之间的所述第二光刻胶的下表面与第一导电外延层的上表面之间存在间隙。8.如权利要求4所述的制备方法，其特征在于，所述通过刻蚀方法对所述第二沟槽顶部以及第二沟槽内的氮氧化硅层、第二栅氧化层和第一多晶硅层进行刻蚀，具体包括：通过刻蚀方法，先将位于所述第二沟槽顶部的氮氧化硅层进行刻蚀；对位于所述第二沟槽内的所述第二栅氧化层、第一多晶硅层进行刻蚀，以使被刻蚀的所述第一多晶硅层的上表面与第二多晶硅层的下表面具有相同的高度。9.如权利要求4所述的制备方法，其特征在于，所述通过离子注入之前，还包括：通过热氧化工艺，以使位于所述第二沟槽的所述第二多晶硅层的内侧被氧化生成第二栅氧化层，第一多晶硅层的上表面被氧化生成第二栅氧化层；其中，位于第一多晶硅层上表面的所述第二栅氧化层与位于第二多晶硅层下方的第一栅氧化层相接触。10.如权利要求4所述的制备方法，其特征在于，所述通过离子注入，在所述第二沟槽和所述第一沟槽之间形成第二导电类型体区，在所述第二沟槽远离第一沟槽的一侧从下至上形成第二导电类型体区和第一导电类型源区，具体包括：通过第一次离子注入，在所述第二沟槽远离所述第一沟槽的一侧、所述第二沟槽和所述第一沟槽之间形成第二导电类型体区，且所述第二导电类型体区的下表面高于位于第二沟槽内的第一多晶硅层的上表面；通过第二次离子注入，在所述第二沟槽远离所述第一沟槽的一侧形成第一导电类型源区，所述第一导电类型源区位于所述第二导电类型体区内，且所述第一导电类型源区的上
表面与第一导电类外延层的上表面具有相同的高度。

技术总结

本发明公开了Split Gate MOSFET器件及制备方法，涉及半导体功率器件技术领域。包括：第一导电外延层内设置第一沟槽和第二沟槽；所述第一沟槽从外至内包括第一栅氧化层和第一多晶硅层；所述第二沟槽从下至上被第二栅氧化层分为上部分和下部分，所述下部分从外至内包括第一栅氧化层和第一多晶硅层，所述上部分从外至内包括第二多晶硅层，第二栅氧化层和隔离氧化层；所述第一导电外延层上依次设置第二栅氧化层、氮氧化硅层、隔离氧化层和金属层；所述第二沟槽上、所述第一沟槽和所述第二沟槽之间、所述第二沟槽远离所述第一沟槽的一侧设置接触孔。触孔。触孔。