用于存储器装置中的边界故障的全局冗余列选择实施的制作方法

1.本公开的实施例大体上涉及存储器装置的领域。更具体地说，本公开的实施例涉及用于存储器装置中的边界故障的全局冗余列选择实施。

背景技术：

2.随着存储器装置的半导体制造中存在多种可能的故障，存储器装置变得越来越复杂。为了减轻这些可能的故障，可使用可在其它存储器元件发生故障时利用的冗余存储器元件来实施存储器装置。停用有缺陷的存储器元件，且激活冗余存储器元件。随后将存储器存取从有缺陷的存储器元件重新映射到其它存储器元件。在一些情况下，重新映射可将有缺陷的存储器元件映射到冗余存储器元件。然而，在其他情况下，可通过有缺陷的存储器元件重新映射到中间存储器元件，(或另一)中间存储器元件重新映射到冗余存储器元件来重新映射多个存储器元件。可使用具有多个(例如，2、3、4或更多个)冗余列的存储器元件的列平面(cp)，使用局部冗余列选择(lrcs)实施来执行重新映射以在cp内执行修复。另外或替代地，存储器装置中的全局冗余列选择(grcs)实施包含可代替列平面的故障列选择而使用的全局列平面。在一些实施例中，grcs实施可具有比一些lrcs实施更好的良率和更小的裸片大小。
3.然而，grcs实施可利用可延迟错误校正码(ecc)处理的数据复用。此外，grcs实施可由ecc规范约束。举例来说，存储器装置的边界故障规范可指定可校正裸片上的多少位(例如，1位)和可校正系统层级上的多少位(例如，多个位)。因此，规范可指示用于所有突发位的数据线(dq)的第一数目(例如，1)和用于一半突发位的dq的第二数目(例如，2)是可校正的。此外，规范可指示允许位错误的位置。举例来说，规范可指示所有故障数据都在单个dq内或仅在半突发的两个dq中。此外，存储器装置的规范可限制子字线(swl)上的dq的数目(例如，2)。此限制可阻止可能会导致超过swl上的dq的数目的某些grcs实施的安全使用。
4.本公开的实施例可针对于上文所阐述的问题中的一或多个。

技术实现要素：

5.本公开的一方面涉及一种电子装置，其包括多个存储器组；以及修复电路，其配置成在发生故障时从多个存储器组重新映射数据以修复多个存储器组的存储器元件，其中修复电路包括：逻辑门，其配置成：从多个存储器组中的存储器组接收输出；接收指示多个存储器组的对应存储器元件是否已发生故障的故障信号；以及传输输出，其中输出的值至少部分地基于故障信号；以及错误校正电路，其配置成经由逻辑门接收输出；以及复用器，其配置成：从存储器组接收输出；接收修复值；以及从修复电路选择性地输出输出或修复值作为修复电路的输出。
6.本公开的另一方面涉及一种用于存储器装置的修复电路，其包括：多个逻辑门，其各自配置成：从多个放大器中的相应放大器接收相应输出；接收指示是否将修复对应存储器元件的相应故障信号；以及至少部分地基于相应故障信号将相应输出或默认值选择性地
传输到电子校正电路；以及多个复用器，其各自配置成：从相应放大器接收相应输出；接收修复值；以及在多个数据线中的相应数据线上选择性地输出修复值或相应输出。
7.本公开的又一方面涉及一种方法，其包括：在逻辑门处从数据感测放大器接收数据感测放大器的输出；在逻辑门处接收存储器组的列平面是否修复的指示；至少部分地基于指示将输出或默认值从逻辑门选择性地传输到错误校正电路；在错误校正电路中确定位错误是否存在于输出中；在复用器处从数据感测放大器接收数据感测放大器的输出；在复用器处接收修复值；在复用器处接收指示；以及基于指示，选择性地输出数据感测放大器的输出或修复值，其中在完成选择性地输出之前执行确定的至少一部分。
附图说明
8.图1为说明根据本公开的实施例的具有修复电路的存储器装置的某些特征的简化框图；
9.图2为根据本公开的实施例的图1的存储器装置的存储器组中的数据线(dq)的映射；
10.图3为根据本公开的实施例的具有全局列平面(gcp)的图2的dq的一部分的表示；
11.图4为根据本公开的实施例的使用gcp的图1的修复电路的基于移位的grcs实施；
12.图5为根据本公开的实施例的在使用gcp的移位修复之后的图3的dq的一部分的表示；
13.图6为根据本公开的实施例的使用替代grcs实施的图1的修复电路的电路图；
14.图7为根据本公开的实施例的在没有进行修复时从图6的修复电路输出的图2的dq的一部分的表示；且
15.图8为根据本公开的实施例的在进行修复时从图6的修复电路输出的图2的dq的一部分的表示；
16.图9为根据本公开的实施例的使用图4的基于移位的grcs实施的数据读取的流程图；且
17.图10为根据本公开的实施例的使用图6的替代grcs实施的数据读取的流程图。
具体实施方式
18.下文将描述一或多个特定实施例。为了提供对这些实施例的简洁描述，不在说明书中描述实际实施方案的所有特征。应了解，在任何此类实际实施方案的开发过程中，如在任何工程或设计项目中一样，必须制定许多实施方案特定的决策以实现开发者的特定目标，例如服从系统相关的和商业相关的约束，这可能从一个实施方案到另一实施方案而变化。此外，应了解，此类开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。
19.修复电路可用于使用全局列平面修复故障列平面。修复电路可从数据感测放大器(dsa)接收输出且将输出(例如，同时和/或并行地)传输到复用器和逻辑门两者。逻辑门可用于将输出连接到用于执行错误校正码(ecc)评估和/或校正的错误校正电路。来自修复的列平面的数据可能不用于实际数据。因此，不需要针对错误校正电路中的位错误来评估此些列平面的内容。替代地，逻辑门可用于基于用于指示列平面是否已修复的信号而将对应
内容设置为默认值(例如，归零)。相同信号可用于控制dsa的输出是否从相应复用器输出作为数据输入-输出(dq)。如果未修复列平面，那么传输输出。如果修复列平面，那么来自全局列平面(gcp)的数据可从复用器输出，而不是从dsa输出。此外，gcp可在从对应于gcp的相应dsa传输时单独地评估。如果使用gcp中的数据(例如，修复任何列平面)，那么gcp逻辑门可将dsa的修复值传输到错误校正电路。如果不使用gcp中的数据，那么gcp逻辑门可将gcp设置为默认值。
20.现在转向各图，图1为说明存储器装置10的某些特性的简化框图。具体来说，图1的框图为说明存储器装置10的某些功能性的功能框图。根据一个实施例，存储器装置10可为第五代双数据速率同步动态随机存取存储器(ddr5 sdram)装置。与先前各代ddr sdram相比，ddr5 sdram的各种特征允许减少的功率消耗、更多的带宽和更多的存储容量。
21.存储器装置10可包含数个存储器组12。存储器组12可为例如ddr5 sdram存储器组。存储器组12可设置在布置于双列直插式存储器模块(dimms)上的一或多个芯片(例如，sdram芯片)上。如将了解，每个dimm可包含数个sdram存储器芯片(例如，x4、x8或x16存储器芯片)。每个sdram存储器芯片可包含一或多个存储器组12。存储器装置10表示具有数个存储器组12的单个存储器芯片(例如，sdram芯片)的一部分。对于ddr5，存储器组12可进一步布置成形成组。举例来说，对于8千兆位(gb)ddr5 sdram，存储器芯片可包含布置成8个组的16个存储器组12，每个组包含2个存储器组。举例来说，对于16gb ddr5 sdram，存储器芯片可包含布置成8个组的32个存储器组12，每个组包含4个存储器组。取决于整个系统的应用和设计，可利用存储器装置10上的存储器组12的各种其它配置、组织和大小。
22.存储器装置10可包含命令接口14和输入/输出(i/o)接口16。命令接口14配置成提供来自例如处理器或控制器等外部装置(未展示)的数个信号(例如，信号15)。处理器或控制器可将各种信号15提供到存储器装置10以促进待写入到存储器装置10或从存储器装置10读取的数据的传输和接收。
23.如将了解，命令接口14可包含数个电路，例如时钟输入电路18和命令地址输入电路20，举例来说，以确保对信号15的恰当处理。命令接口14可从外部装置接收一或多个时钟信号。一般而言，双倍数据速率(ddr)存储器利用系统时钟信号的差分对，在本文中被称为真时钟信号(clk_t)和互补时钟信号(clk_c)。ddr的正时钟边沿指代上升真时钟信号clk_t与下降互补时钟信号clk_c交叉的点，而负时钟边沿指示下降真时钟信号clk_t的转变和互补时钟信号clk_c的上升。命令(例如，读取命令、写入命令等)通常在时钟信号的正边沿上输入且数据在正和负时钟边沿两者上发射或接收。
24.时钟输入电路18接收真时钟信号(clk_t)和互补时钟信号(clk_c)且产生内部时钟信号clk。内部时钟信号clk供应给内部时钟产生器30，例如延迟锁定环路(dll)电路。内部时钟产生器30基于接收到的内部时钟信号clk产生相控内部时钟信号lclk。相控内部时钟信号lclk供应到例如i/o接口16，且用作用于确定读取数据的输出时序的时序信号。
25.内部时钟信号clk还可提供到存储器装置10内的各种其它组件，且可用于产生各种额外内部时钟信号。举例来说，内部时钟信号clk可提供到命令解码器32。命令解码器32可从命令总线34接收命令信号且可对命令信号进行解码以提供各种内部命令。举例来说，命令解码器32可经由总线36将命令信号提供到内部时钟产生器30以协调相控内部时钟信号lclk的产生。相控内部时钟信号lclk可用于例如通过io接口16对数据进行计时。
26.此外，命令解码器32可对例如读取命令、写入命令、模式寄存器设定命令、激活命令等命令进行解码，且经由总线路径40提供对应于命令的特定存储器组12的存取。如将了解，存储器装置10可包含各种其它解码器，例如，行解码器和列解码器，以促进对存储器组12的存取。在一个实施例中，每个存储器组12包含组控制块22，所述组控制块22提供必需的解码(例如，行解码器和列解码器)以及其它特征，例如时序控制和数据控制，以促进来往于存储器组12的命令的执行。举例来说，组控制块22可包含修复电路23，所述修复电路23可使用冗余存储器元件来重新映射存储器组12中的数据。举例来说，修复电路23可用于实施局部冗余列选择(lrcs)修复和/或全局冗余列选择(grcs)修复。
27.存储器装置10基于从例如处理器等外部装置接收的命令/地址信号而执行例如读取命令和写入命令等操作。在一个实施例中，命令/地址总线可为用以容纳命令/地址信号(ca《13:0》)的14位总线。使用时钟信号(clk_t和clk_c)将命令/地址信号计时到命令接口14。所述命令接口可包含命令地址输入电路20，其配置成经由例如命令解码器32而接收和发射命令以提供对存储器组12的存取。另外，命令接口14可接收片选信号(cs_n)。cs_n信号使得存储器装置10能够处理传入ca《13:0》总线上的命令。对存储器装置10内的特定组12的存取通过命令在ca《13:0》总线上编码。
28.另外，命令接口14可配置成接收数个其它命令信号。举例来说，可提供裸片终端上的命令/地址(ca_odt)信号以促进存储器装置10内的恰当阻抗匹配。举例来说，在加电期间可使用重置命令(reset_n)来重置命令接口14、状态寄存器、状态机等。命令接口14还可接收命令/地址反相(cai)信号，可提供所述命令/地址反相信号以使命令/地址总线上的命令/地址信号ca《13:0》的状态反相。还可提供镜像(mir)信号以促进镜像功能。基于特定应用中的多个存储器装置的配置，mir信号可用于复用信号，使得其可调换以用于实现信号到存储器装置10的某一路由。还可提供用于促进存储器装置10的测试的各种信号，例如测试启用(ten)信号。举例来说，ten信号可用于将存储器装置10置于测试模式中以用于连接性测试。
29.命令接口14还可用于针对可检测的某些错误将警告信号(alert_n)提供到系统处理器或控制器。举例来说，警告信号(alert_n)可在检测到循环冗余检查(crc)错误的情况下从存储器装置10传输。还可产生其它警告信号。此外，用于从存储器装置10传输警告信号(alert_n)的总线和引脚可在某些操作期间用作输入引脚，所述操作例如如上文所描述的使用ten信号执行的连接性测试模式。
30.可利用上文所论述的命令和计时信号，通过经由io接口16发射和接收数据信号44而将数据发送到存储器装置10和从存储器装置发送数据。更具体地说，可通过包含多个双向数据总线的数据路径46将数据发送到存储器组12或从存储器组12检索数据。在dq线上的数据io信号(通常称为dq信号)通常在一或多个双向数据总线中发射和接收。对于例如ddr5 sdram存储器装置等某些存储器装置，io信号可划分成上部和下部字节。举例来说，对于x16存储器装置，可将io信号划分成对应于例如数据信号的上部和下部字节的上部和下部io信号(例如，dq《15:8》和dq《7:0》)。
31.为了允许存储器装置10内的较高数据速率，例如ddr存储器装置等某些存储器装置可利用数据选通信号，通常称为dqs信号。dqs信号由发送数据的外部处理器或控制器(例如，用于写入命令)或由存储器装置10(例如，用于读取命令)驱动。对于读取命令，dqs信号
实际上是具有预定模式的额外dq信号。对于写入命令，dqs信号被用作时钟信号以捕获对应的输入数据。如同时钟信号(clk_t和clk_c)，可提供数据选通(dqs)信号作为数据选通信号的差分对(dqs_t和dqs_c)，以在读取和写入期间提供差分对信令。对于例如ddr5 sdram存储器装置等某些存储器装置，dqs信号的差分对可划分成上部和下部数据选通信号(例如，udqs_t和udqs_c；ldqs_t和ldqs_c)，所述上部和下部数据选通信号对应于例如发送到存储器装置10和从存储器装置10发送的数据的上部和下部字节。
32.阻抗(zq)校准信号还可通过io接口16提供到存储器装置10。zq校准信号可提供到参考引脚且用于通过在过程、电压和温度(pvt)值的改变调整存储器装置10的上拉和下拉电阻器来调谐输出驱动器和odt值。因为pvt特性可能会影响zq电阻器值，所以zq校准信号可提供到zq参考引脚以用于调整电阻以将输入阻抗校准到已知值。如将了解，精密电阻器通常耦合在存储器装置10上的zq引脚与存储器装置10外部的gnd/v
ss
之间。此电阻器充当用于调整内部odt和io引脚的驱动强度的参考。
33.另外，环回信号(loopback)可通过io接口16提供到存储器装置10。环回信号可在测试或调试阶段期间用于将存储器装置10设置在其中信号通过同一引脚环回通过存储器装置10的模式下。举例来说，环回信号可用于设置存储器装置10以测试存储器装置10的数据输出(dq)。环回可包含数据和选通两者或可能仅包含数据引脚。这通常预期用于监测在io接口16处由存储器装置10捕获的数据。
34.如将了解，例如电力供应电路(用于接收外部vdd和vss信号)、模式寄存器(用以定义可编程操作和配置的各种模式)、读取/写入放大器(用以在读取/写入操作期间放大信号)、温度传感器(用于感测存储器装置10的温度)等各种其它组件也可并入到存储器装置10中。相应地，应理解，仅提供图1的框图以突出显示存储器装置10的某些功能特征以辅助后续详细描述。
35.有了前述想法，图2为用于存储器组12的ddr5 x8 dq映射的实施例中的数据线(dq)的映射50。映射50用于说明性目的，但其它实施例可包含其它映射和/或每组不同数目的dq。如所说明，存储器组12包含列平面52、54、56、58、60、62、64、66、68、70、72、74、76、78、80、82和84，统称为列平面52-84。一些实施例可具有每组不同数目的列平面和/或每存储器组。列平面52-84中的每一个与用于相应列地址和偶数/奇数感测放大器的dq相关联。举例来说，列平面52和54对应于dq7。列平面56和58对应于dq5，列平面60和62对应于dq6，列平面64和66对应于dq4。列平面68对应于错误控制码(ecc)。列平面70和72对应于dq3，列平面74和76对应于dq1，列平面78和80对应于dq2，且列平面82和84对应于dq0。
36.图3为对应于图2的相应dq的子字线(swl)92、94和96的图形表示90。如所说明，dq可战略性地放置，使得如果swl发生故障，那么仍符合边界故障规范。图形表示90展示在不对列平面52、54、56、58、60、62、64、66、68、70和72进行修复时，swl 92、94和96与列平面52、54、56、58、60、62、64、66、68、70和72的关联。如所说明，swl 92对应于dq7和dq5。举例来说，swl 92可耦合到图2的映射50的列平面52、54、56和58。类似地，swl 94对应于dq6和dq4。举例来说，swl 94可耦合到图2的映射50的列平面60、62、64和66。另外，swl 96对应于奇偶校验位(例如，ecc)、全局列平面(gcp)和dq3。在存储器装置10的规范并不指定将ecc奇偶校验位与gcp和/或dq(例如，dq3)隔离的实施例中，swl 96可对应于奇偶校验位和gcp。在一些实施例中，至少一些dq(例如，dq7、dq0等)可具有一些wl(例如，偶数wl)的半长swl。
37.为了对存储器装置10执行修复，修复电路23可用于移位/重新映射数据以执行修复。图4为修复电路100，亦即修复电路23的基于移位的实施的示意图。修复电路100用于修复包含冗余存储器单元(mcg)104和mcg 106、108、110和112的存储器组102(例如，存储器组12)。冗余mcg 104和mcg 106、108、110和112可各自具有一或多个对应列平面。冗余mcg 104和mcg 106、108、110和112可将相应数据114、116、118、120和122输出到数据感测放大器124。数据感测放大器124随后将数据116、118、120和122传输到相应复用器126、128、130和132。为了适应列平面修复，每个复用器126、128、130和132可从冗余mcg 104接收数据114。替代地，如所说明，可移位来自多个列平面的数据以减小移位和/或路由的距离。换句话说，每个复用器126、128、130和132可用于在两个不同mcg/列平面之间进行选择。举例来说，复用器126可接收数据114和数据116，复用器128可接收数据116和数据118，复用器130可接收数据118和120，且复用器132可接收数据122和从邻近于mcg 112的mcg(未展示)接收的数据134。
38.可从每个复用器126、128、130和132输出的选定输入作为相应dq输出。举例来说，复用器126的输出可对应于dq0 136，复用器128的输出可对应于dq1 138，复用器130的输出可对应于dq2 140，且复用器132的输出可对应于dq7 140。
39.控制逻辑电路144可用于产生和/或输出一或多个控制信号146以控制到复用器126、128、130和132的输入的选择。举例来说，移位可用于移位mcg 110中的修复后的列平面147的数据。控制逻辑电路144可接收对应于修复后的列平面147的数据移位边界148的指示和/或确定数据移位边界148的位置。来自移位区150中的数据移位边界148的左侧的所有读取数据朝向左侧移位一个列平面长度以用于复用，而数据移位边界148的右侧的数据在未移位的非移位区152中。因此，dq2 140中的数据作为数据118而不是来自mcg 110的数据120或来自冗余mcg 104的数据114从mcg 108移位，而dq7 142中的数据作为数据122从mcg 112传输。由于归因于移位修复，来自mcg108的数据118作为dq2 140传输，来自mcg 106的数据116作为dq1 138传输，且来自冗余mcg 104的数据114作为dq0 136传输。dq中的每一个可随后传输到其它电路，例如ecc电路和/或主机装置。因此，ecc评估等待直到在可针对位错误评估dq之前执行复用为止。换句话说，修复电路100可延迟ecc计算。
40.尽管修复电路100的移位方案可能够通过缩短的路由修复修复后的列平面147，但修复电路100的输出可能与存储器装置10的规范(例如，ecc要求)冲突。举例来说，图5为在使用修复电路100进行修复之后对应于图2的相应dq的子字线(swl)92、94和96的图形表示160。换句话说，图5的图形表示160可展示在对图3的对应表示90进行列平面58的修复之后的swl 92、94和96。如所说明，对应于列平面58的dq5使用修复电路100从位置162移位。替代地，dq5的所述部分从swl 92移位到swl 94。类似地，还移位对应于dq6、dq4和奇偶校验位的数据直到奇偶校验位移位到分配给图2的图形表示90中的gcp的空间中。然而，由于移位，dq6与dq5和dq4的部分在swl 94上。此情况可在存储器装置10的边界故障规范(例如，由于ecc评估而对允许值的限制)之外。
41.为了保持符合存储器装置10的规范，图6的修复电路180可用作图1的修复电路23的替代实施。如所说明，修复电路180从感测存储于存储器块12中的数据的数据感测放大器(dsa)182、184、186和188接收数据。尽管修复电路180中仅展示四个dsa，但修复电路180的实施例可具有更少或更多dsa。举例来说，对于列平面中的每个位可存在dsa，其中所说明的
dsa各自对应于相应列平面。此外，gcp和奇偶校验dsa左侧的每个dsa可对应于列平面68左侧的列平面，而gcp和奇偶校验dsa右侧的每个dsa可对应于列平面68右侧的列平面。此外，可存在数据位的dsa的数目(例如，128)和gcp位的dsa的第二数目(例如，8位)。因此，每个dsa可表示多个dsa和/或可将多个位输出到多个逻辑门。此外，奇偶校验位的数目可根据ecc方案而变化。
42.此外，每个dsa具有相应输出。举例来说，dsa 182具有输出到与门192的输出190。与门192还接收指示对应列平面是否已修复的列平面故障信号194。举例来说，如果已修复列平面，那么列平面故障信号194可为低的，由此致使与门192在传输到评估位错误的数据的ecc电路195之前将输出190归零。输出190还从dsa 182传输到复用器196以确定输出190或全局列平面(gcp)输出197是否作为用于dsa 182的dq输出198传输。dsa 182配置成同时和/或并行地将输出190传输到复用器196和与门192。如下文关于图10所论述，通过发送输出190(或零)而非等待复用器完成，输出190上的ecc计算可比在ecc评估之前复用更快速地执行。如果已发生修复，那么与使用dsa182与ecc电路195之间的复用器相比，可执行具有零的输出190的更快速替换，这是由于简单的修复信号可经由与门192与输出190结合。此归零是可能的，因为修复使用来自gcp输出197的数据而不是使用来自输出190的数据。如所说明，gcp输出197可独立地从dsa 186传输到ecc电路195。因此，针对ecc评估，归零后的输出190不需要由gcp输出197替换。替代地，可将输出190设置为默认值(例如，所有为零)。
43.dsa 184输出奇偶校验输出200，所述奇偶校验输出200连同奇偶校验列平面故障信号202传输到与门204。如果用于ecc的列平面发生故障和/或任选地被停用，那么奇偶校验列平面故障信号202(类似于列平面故障信号194)可用于在传输到ecc电路195以用于ecc评估之前将奇偶校验输出200归零。
44.dsa 186输出可供使用以替换来自其它dsa的其它输出的数据以修复列平面的gcp输出197。列平面故障信号206指示是否使用gcp输出197修复任何列平面故障。换句话说，如果不进行修复，那么gcp输出197可能未被使用。在此等情形下，gcp输出197可在传输到ecc电路195之前使用列平面故障信号206经由与门208归零。换句话说，在不对存储器组使用修复时，修复逻辑门(例如，与门)可用于在修复值传输到ecc电路195之前将修复值归零。然而，在使用修复时，gcp输出197可从修复逻辑门(例如，与门208)而不是从使用所包含的数据的位置传输到ecc电路195，因为此替换可在复用器中至少部分地与ecc评估并行执行。
45.除了dsa 188与dsa 184和186的右侧的不同列平面相关联之外，dsa 188的功能类似于dsa 182。具体来说，dsa 188可输出输出210。相应列平面故障信号212指示对应于dsa 188和输出210的列平面是否已修复以使用gcp输出197。如果已执行修复，那么将正使用的数据作为gcp输出197传输到ecc电路195。在此等情形下，不需要检查输出210以用于ecc评估。因此，可使用与门和列平面故障信号212将输出210归零。还将输出210传输到复用器218，所述复用器218使用列平面故障信号212来控制输出210是否从复用器218输出作为相应dq 220。在一些实施例中，修复可一次仅限于一个列平面。
46.尽管前文论述将未使用的数据在传输到ecc电路195之前归零，但一些实施例可在对应列平面已修复且未修复的输出将不用于ecc电路195中时利用替代默认值(例如，1)。
47.图7为对应于图2的相应dq的子字线(swl)222、224和226的图形表示221。图形表示221展示在不对列平面52、54、56、58、60、62、64、66、68、70和72进行修复时，swl 222、224和
226与列平面52、54、56、58、60、62、64、66、68、70和72的关联。如所说明，swl 222对应于dq7和dq5。举例来说，swl 222可耦合到图2的映射50的列平面52、54、56和58。类似地，swl 224对应于dq6和dq4。举例来说，swl 224可耦合到图2的映射50的列平面60、62、64和66。另外，swl 226对应于奇偶校验位(例如，ecc)、全局列平面(gcp)和dq3。在存储器装置10的规范并不指定将ecc奇偶校验位与gcp和/或dq(例如，dq3)隔离的实施例中，swl 226可对应于奇偶校验位和gcp。由于不使用gcp输出197，因此已使用图5的修复电路180将其归零，如由零228所指示。虽然dq的一部分展示于图7中，但类似布置中的额外dq和/或列平面可包含于存储器装置10中。
48.图8为传输到ecc电路195时对应于图2的相应dq的子字线(swl)232、234和236的图形表示230。图形表示221展示在对列平面58进行修复时，swl 232、234和236与列平面52、54、56、58、60、62、64、66、68、70和72的关联。如所说明，swl232对应于dq7和dq5。然而，已修复先前与如图7中所说明的dq5相关联的列平面58。因此，如所说明，对应于列平面58的输出(例如，输出190)使用相应与门(例如，与门192)使用相应列平面故障信号(例如，列平面故障信号194)归零。
49.swl 234对应于dq6和dq4。举例来说，swl 234可耦合到图2的映射50的列平面60、62、64和66。另外，swl 236对应于奇偶校验位(例如，ecc)、gcp和dq3。然而，由于已对列平面58进行修复，因此gcp中的冗余存储器用于存储将已经存储于列平面58中的数据。因此，位置240处的gcp传输到含有用作dq5的数据的ecc电路195。具体来说，gcp输出(例如，gcp输出197)用于使用相应复用器(例如，复用器196)来替换修复后的输出(例如，输出190)作为dq5的对应部分。dq5的所述部分在ecc电路195中与复用并行地进行评估，使得ecc电路195能够在不等待复用完成的情况下进行评估。此外，虽然在ecc电路195中评估来自dq5的数据的部分，但由于奇偶校验位和gcp和dq3的存在，swl将不会承载太多(例如，3)不同dq。举例来说，swl232仅承载dq7和dq5，swl 234仅承载dq6和dq4，且swl 236仅承载dq5和dq3。此修复结果使存储器装置10在边界故障规范内操作。
50.此外，如上所述，通过从ecc电路195的关键路径去除复用，可更快速地执行使用ecc电路195评估数据。举例来说，图9为展示使用图4的修复电路100的读取过程250中的时序的流程图。如所说明，在mio周期252期间经由主要io(mio)线从dsa获得数据。基于数据感测放大器时钟(clkdsa)254的脉冲可用于确定来自dsa的输出已锁存。在复用器周期256期间，复用器(例如，复用器126、128、130和132)选择哪些输出被传输以用于ecc评估。在复用器传输选定输出之后，ecc电路在ecc周期258中评估所传输的输出的奇偶校验错误。脉冲(例如，errdec 260)可指示ecc计算已完成和/或指示是否已检测/校正位错误。在载入周期262期间将经验证(和/或经校正)数据加载到驱动总线上，所述载入周期262在确证驱动启用信号264(例如，dren信号)后驱动数据输出。
51.图10为展示使用图6的修复电路180的读取过程280中的时序的流程图。如所说明，在mio周期282期间经由主要io(mio)线从dsa获得数据。基于数据感测放大器时钟(clkdsa)284的脉冲可用于确定来自dsa的输出已锁存。在复用器周期286期间，复用器(例如，复用器196、218)选择传输哪些输出以用于作为相应dq的传输。在复用器传输选定输出时，ecc电路195评估也传输到复用器的输出，使得ecc电路195能够在ecc周期288中评估输出而无需等待复用器完成选择和传输输出。换句话说，ecc周期288可与复用器周期286至少部分地重
叠，使得ecc周期288能够在读取过程280起始之后比图9的ecc周期258更早地开始。脉冲(例如，errdec 290)可指示ecc计算已完成和/或指示是否已检测奇偶校验位错误。在载入周期292期间将经验证(和/或经校正)数据加载到驱动总线上，所述载入周期292在确证驱动启用信号294后驱动数据输出。由于ecc周期288可比ecc周期258可相对于读取过程250的起始更接近读取过程280的起始开始，因此读取过程280可比读取过程250更快速地完成。此外，读取过程280可避免使太多dq与可存在于基于移位的修复实施中的swl相关联。
52.虽然本公开可容许各种修改和替代形式，但特定实施例已在图式中通过举例方式展示且在本文中详细描述。然而，应理解，本公开并不希望限于所公开的特定形式。实际上，本公开意欲涵盖属于由所附权利要求书限定的本公开的精神和范围内的所有修改、等效物和替代方案。举例来说，与门可由具有相反极性的信号的与非门替换。另外或替代地，可在维持如由所附权利要求书限定的本公开的精神和范围的同时采用反相器(例如，反相放大器)。
53.本文中呈现且主张的技术经参考且应用于具有实践本质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本发明的技术领域且因此不是抽象的、无形的或纯理论的。此外，如果随附于本说明书的末尾的任何权利要求项含有表示为“用于[执行][功能]的构件
……”
或“用于[执行][功能]的步骤
……”
的一个或多个元件，则预期将依照35 u.s.c.112(f)解释此类元件。然而，对于含有以任何其它方式指定的元件的任何权利要求，预期将不会根据35 u.s.c.112(f)解读此类元件。

技术特征：

1.一种电子装置，其包括多个存储器组；以及修复电路，其配置成在发生故障时从所述多个存储器组重新映射数据以修复所述多个存储器组的存储器元件，其中所述修复电路包括：逻辑门，其配置成：从所述多个存储器组中的存储器组接收输出；接收指示所述多个存储器组的对应存储器元件是否已发生故障的故障信号；以及传输所述输出，其中所述输出的值至少部分地基于所述故障信号；以及错误校正电路，其配置成经由所述逻辑门接收所述输出；以及复用器，其配置成：从所述存储器组接收所述输出；接收修复值；以及从所述修复电路选择性地输出所述输出或所述修复值作为所述修复电路的输出。2.根据权利要求1所述的电子装置，其中所述错误校正电路配置成在所述复用器选择性地输出所述输出或所述修复值之前或期间检测来自所述多个存储器组的数据是否含有错误。3.根据权利要求1所述的电子装置，其中所述修复电路包括修复逻辑门，其配置成在传输到所述错误校正电路之前将所述修复值归零而不改变传输到所述复用器的所述修复值。4.根据权利要求3所述的电子装置，其中所述修复逻辑门包括与门，其配置成接收所述修复值和指示是否将针对所述多个存储器组中的任一个执行修复的修复信号，且其中所述与门配置成至少部分地基于所述修复信号将所述修复值归零。5.根据权利要求4所述的电子装置，其中所述存储器元件包括所述多个存储器组中的存储器组的列平面。6.根据权利要求5所述的电子装置，其中从全局列平面接收所述修复值，且其中所述修复信号指示所述存储器组的任何列平面已发生故障，而所述故障信号指示特定列平面的故障状态。7.根据权利要求1所述的电子装置，其中所述逻辑门包括与门。8.根据权利要求1所述的电子装置，其中所述逻辑门配置成在所述故障信号指示所述存储器元件已发生故障时将所述输出归零，其中所述归零在传输到所述错误校正电路之前发生，而不改变传输到所述复用器的所述输出。9.根据权利要求1所述的电子装置，其包括数据感测放大器，其配置成从所述多个存储器组中的存储器组接收所述输出的指示且将所述输出传输到所述逻辑门和所述复用器。10.根据权利要求9所述的电子装置，其中所述数据感测放大器配置成将所述输出同时传输到所述逻辑门和所述复用器。11.一种用于存储器装置的修复电路，其包括：多个逻辑门，其各自配置成：从多个放大器中的相应放大器接收相应输出；接收指示是否将修复对应存储器元件的相应故障信号；以及至少部分地基于所述相应故障信号将所述相应输出或默认值选择性地传输到电子校
正电路；以及多个复用器，其各自配置成：从所述相应放大器接收所述相应输出；接收修复值；以及在多个数据线中的相应数据线上选择性地输出所述修复值或所述相应输出。12.根据权利要求11所述的修复电路，其中从多个放大器中的所述相应放大器接收所述相应输出包括从多个数据感测放大器中的相应数据感测放大器接收所述相应输出。13.根据权利要求11所述的修复电路，其中所述对应存储器元件包括所述存储器装置的相应列平面。14.根据权利要求13所述的修复电路，其中从全局列平面接收所述修复值，所述全局列平面用作待在失效列平面的修复中使用的冗余存储装置。15.根据权利要求11所述的修复电路，其中所述默认值包括至少部分地基于所述相应故障信号形成的所有零。16.根据权利要求15所述的修复电路，其中所述逻辑门包括与门。17.根据权利要求11所述的修复电路，其中所述复用器配置成接收所述相应故障信号且至少部分地基于所述相应故障信号执行选择性输出。18.一种方法，其包括：在逻辑门处从数据感测放大器接收所述数据感测放大器的输出；在所述逻辑门处接收存储器组的列平面是否修复的指示；至少部分地基于所述指示将所述输出或默认值从所述逻辑门选择性地传输到错误校正电路；在所述错误校正电路中确定位错误是否存在于所述输出中；在复用器处从所述数据感测放大器接收所述数据感测放大器的所述输出；在所述复用器处接收修复值；在所述复用器处接收所述指示；以及基于所述指示，选择性地输出所述数据感测放大器的所述输出或所述修复值，其中在完成选择性地输出之前执行所述确定的至少一部分。19.根据权利要求18所述的方法，其包括经由所述逻辑门将所述数据感测放大器的所述输出归零以产生所述默认值。20.根据权利要求18所述的方法，其中所述确定的至少一部分与所述数据感测放大器的所述输出或所述修复值的选择同时执行。

技术总结

本公开涉及用于存储器装置中的边界故障的全局冗余列选择实施。一种电子装置包含存储器组和修复电路，所述修复电路配置成在发生故障时从所述存储器组重新映射数据以修复所述存储器组的存储器元件。所述修复电路包含逻辑门，所述逻辑门配置成从所述存储器组中的存储器组接收输出，接收指示对应存储器元件是否已发生故障的故障信号以及传输所述输出，其中所述输出的值至少部分地基于所述故障信号。所述修复电路还包含错误校正电路和复用器，所述错误校正电路配置成经由所述逻辑门接收所述输出，所述复用器配置成从所述存储器组接收所述输出，接收修复值以及从所述修复电路选择性地输出所述输出或所述修复值作为所述修复电路的输出。的输出。的输出。