一种传输时间控制的线驱动器

本发明涉及驱动器电路，特别是驱动器电路的谐波分量、共模噪声、输出的反射损失的控制。具体地，本发明涉及电流开关/驱动器给数据传输线传输的数据脉冲的瞬时畸变和反射的控制。更具体地，本发明涉及，使瞬态像差和信号反射最小化的部分，以及使在未屏蔽的导体中传输高频(大于50兆赫)数据产生的电磁干扰(EMI)最小化的部分。 

高频数据传输线具有很大优势，特别是在局域计算机网络中使用的无屏蔽的双绞线。然而，高频数据脉冲会引起不可接受的EMI，也受到阻抗失配损耗的影响——该问题将由于传输频率的增加而加剧。电磁干扰的主要来源是： 

(a)传输线上的共模噪声，来自(i)发送器的输出到输入和中间结点的耦合电容；(ii)用作输出参考电压的电源的噪声信号； 

(b)脉冲的振铃失真和过冲失真(统称为“瞬态失真”)； 

(c)脉冲上升沿和下降沿之间的不对称性。 

一般来说，传输线不含电磁干扰的条件要求在一定距离中不产生任何交流电磁场。由于传输线同时携带信号及其补码，在理论上应不存在问题。输入信号产生的在一定距离的场与信号补码产生的在一定距离的场大小相等、相位相反，因此，这两个场的叠加将导致交流无效。换句话说，一对双绞线的导线携带信号及其补码，由于相等幅度/相反相位的交流信号，在一定距离上产生的交流电磁场是零。现在，任何打破信号/信号补码的反对称性的因素将导致一个不为零的交流电磁场，从而产生与信号频率匹配的EMI。这种情况可能发生，例如，参考于一个电源的两个信号是随时间变化的。下述情况也会发生，通过电容耦合或其它方法，随时间变化的信号被馈送到的传输线对的一个或两个导线上。如果在脉冲边沿含有振铃失真或过冲失真，这将尤为不利。(这些瞬态失真不能消除，并且将提供一个高振幅和高频率的净信号。)如果脉冲的下降沿与上升沿不对称，那么会产生非零的交流场。例如，如果上升沿比下降沿更为陡峭，那么信号线的上升脉冲将添加到对应互补信号线的下降脉冲以产生一个随时间变化的非零信号。在现有技术中，这些不同的信号会增加EMI的产生，而这问题是固有的。为减小干扰，在耦合有发射器和接收器的传输线上引入LRC滤波器。(此外，扼流线圈和隔离变压器通常用于在传输线的两端。) 

然而，现有技术引入LRC滤波器，以解决高频传输的EMI和阻抗失配问题。这些问题包括但不限于信号的分散现象和振铃现象。因为现有技术采用的LRC滤波器有带宽限制，这将无法充分降低整个带宽的EMI和反射损失，无论载波频率调谐做的再好。目前发展的频率水平在62.5MHz；数据脉冲的上升和下降时间约为600皮秒。这个上升/下降时间非常快，会导致EMI的产生含有瞬态失真。LRC滤波器在解决高频率的瞬态失真问题是无效的，可并且在事实上加剧了这个问题。最后要考虑的是，具有非常快的上升和下降时间的脉冲传输电路是非常严肃的——在这个意义上，适用于低频率的结点可以作为上升/下降时间很短的高频率电路的入口。如果电路将要承载这样的信号，需要一个高度保险的附加电路来关注电路内部连接。如果上升/下降时间可以加长，这方面的要求可以放宽(传输频率在62.5MHz或更高的限制范围内)。 

图1显示了一个典型的现有技术系统，其包含一个用作发射器的ECL开关/驱动器——包含输出VO和互补输出VOB。(图1a具体显示了ECL开关/驱动器。)LRC滤波器(F1和F2)被放置在传输线上，以减少EMI并提供阻抗匹配。此外，扼流线圈T2和T4在图中跟随隔离变压器T1和T3。扼流线圈用来降低共模噪声。由图可以看出，用ECL电路构造的开关/驱动器，经过高电位电源VCC上拉的任何噪声都会被传输线VO和VOB吸收。一般来说，高频率噪声会导致EMI问题。这将是更可靠的，使输出和互补输出共同参考于低电位电源GND，而不是参考于VCC。外部参考耦合到CND相比VCC会较少受上拉的影响。但是，在一般的ECL驱动器中输出信号是参考于VCC的。 

通过偏移一个基于MOS管的开关/驱动器，产生参考于低电位电源GND的电流脉冲是可取的。图2a示出了现有技术中类似于图1的ECL电路的MOS型开关/驱动器。在两个支路间切换的电流Im由已知技术进行修正，在这里使用电 流调节器/发生器，其工作在高电位电源VCC和PMOS输出晶体管QA和QB的共源极结点之间。输出晶体管QA和QB由耦合在VCC和GND之间的CMOS反相器来切换，并且分别由输入信号E和互补输入信号EB控制。上述的是标准的CMOS反相器，通过预设PMOS和NMOS器件的偏斜以响应于对称输入信号E和EB分别提供对称的输出信号给QA和QB的栅极。(上述的偏斜使PMOS信道宽度大于NMOS信道。这些条件依赖于特定的制造过程；在一个典型的现有技术中，如果P沟道宽度是N沟道的3倍，对称的CMOS输入信号会生成对称的CMOS输出信号)。鉴于这种结构，每个驱动晶体管的控制栅被拉到VCC——使驱动晶体管完全关断，或者GND。因此，电流Im或者通过QA到GND、通过耦合到QA漏极的电阻到GND——使得VO＝Im(RO/2)而VOB＝GND，或者通过QB到GND——使得在信号传输线上得到相反信号。该电路从降低共模噪声的观点出发具有优势，由于VO和VOB耦合到更稳定的电源GND。 

除VCC的波动以外，另一个主要的共模噪声源是开关/驱动器的输入信号到其他结点的耦合电容。参照图1，这种耦合发生在晶体管QX和QY的基极结点上，从而输出VO和VOB将产生与高频输入相同的共模噪声。不管涉及何种驱动器电路，使不能消除的输入/输出的耦合电容最小化是需要的。一旦接近这一水平，降低共模噪声的需求将关注最小化输入信号本身的电压摆动。参考图1的ECL开关电路，这个最小的摆动必须足够使NPN型晶体管完全导通或者关断。也就 是说，对于一个具有良好开/关比例的驱动器输出，恒定电流If必须完全通过QX或者是QY。这要求输入信号E和EB的最小输入摆幅约为0.3V，但在实际应用中所使用的摆幅更接近0.8V。 

在对输入摆幅最小化的方面，基于MOS管的驱动器没有ECL单元好。一个完整的轨到轨摆幅通常用于开关MOS晶体管。这可以看作是图2a所示电路的情况。从图2a还可以看出，使用一个完整的轨至轨电压摆动用于QA和QB的开/关是小题大做的。QA切断所需要的只是其栅极电压大于VS-VT，其中VS是该电路的共模源电压，而VT是使MOS晶体管QA导通的栅极电压(即是阈值电压)。共模源极电压的具体值取决于电路电源IM的确切性质和QA、QB导通时的增益。在任何情况下，偏置QA栅极，例如到共模源极电压，即QA的Vgs＝0，以确保QA是不导通的。QB遵循类似的原则。 

图2b示出了带有电流源选择机制的现有技术的图1a的开关/驱动器电路图。在该机制中，一个PMOS晶体管Q7工作在饱和模式，并且其栅极由片外产生偏压VBIAS以建立一个独立于工作温度和电源供压的镜像电流IM，但是受芯片制造过程的影响。出于对控制切换电流的考虑，可以在CMOS级和VCC之间插入PMOS晶体管(QC和QD)。这种方法确保了施加在QA和QB控制结点的“关断”电压能够使得Vgs近似为零，并且当QC(或QD)导通时电压摆幅下降。输入摆幅电压的减少会有效地降低传输线上高频噪声的耦合电容。(然而，振荡和过冲失真的问题仍然存在，这是因为这些问题依赖于快速的上升/下降时间，这在MOS的电路和ECL电路同样存在。) 

这个电路还有一个问题需要被克服，用以获得基于MOS管的开关/驱动器的共模噪声的优点。这个问题涉及到的信号的波形，MOS晶体管的导通电流受施加在其栅极结点的电压影响的复杂方式，特别是在双极型晶体管上的响应曲线。 也就是说，不同于简单的传递函数——Ktanh(VIN/VT)——描述图1的双极型晶体管对作为电压VIN切换的控制结点的功能，MOS型差分晶体管对的传递函数是相当复杂的，因为它涉及到晶体管的几种工作模式。例如，“开启”装置可能会在其饱和区域，而“关断”装置在其亚阈值——弱反型区域。这意味着，在MOS型“开启”器件的增量电流的变化在幅度上与“关断”器件的电流变化不匹配。其结果是，对于在E和EB上的对称输入脉冲(由于设计原因，根据图2a和图2b，QA和QB控制结点的对称输入脉冲)，在图2a和图2b的电路中，通过电阻RO的输出电流脉冲将不会是对称的。特别地，“开启”电流脉冲的上升沿非常不同于“关断”电流脉冲的下降沿。这个问题在任何一个关注EMI的基于MOS管的开关/驱动器中是必须解决的。 

如上所述，基于MOS管的开关/驱动器没有解决瞬态像差的问题。这在基于ECL或这基于MOS的现有技术中，都要求极短的切换时间，例如0.6纳秒。幸运的是，仅需要延长三个因素中的一个时间，就能消除瞬态像差。(由于在该问题的传输频率大约为62.5兆赫，脉冲长度为8毫微秒，如果上升/下降时间延长到2纳秒，那么接收器足够有效地处理脉冲。)不幸的是，上升/下降时间的延长在原理上容易，而做起来难。例如，通过在开关/驱动器的输出端放置RC时间常数(电容低通滤波器)以延长的上升/下降时间是不可能的，因为会使发射器的输出阻抗产生变化。这是一个严重的问题，因为在这些频率下的阻抗不匹配会造成反射损失。 

因此，本发明需要的是一个参考低电位电源轨产生电流脉冲的高频开关/驱动器，一个能够根据在E和EB的同步输入电压在其上升沿和下降沿传输对称的电流脉冲的开关/驱动器。本发明还需要的是一个响应于最小输入电压摆幅以产生具有良好“开”和“关”比率的输出脉冲的开关/驱动器。最后，本发明需要的是一个产生上升和下降时间增加的输出脉冲而不会增加输出阻抗的开关/驱动器。 

本发明是一个用于传输参考于低电位电源轨的高频数据脉冲的电路和方法。电路中的一部分是一个基于MOS管的差分电流开关电路，其包含一个输出晶体管控制电路以用于克服由晶体管引入的脉冲的不对称性。这可以确保输出端响应输入端的对称电压产生对称电流脉冲。本发明的输出晶体管控制电路，将使得摆幅电压降低，并因此减少输入信号在输出结点上的耦合电容。最后，本发明的这种新型的开关/驱动器(电流发生器)组合在一起以耦合到一个抽头延迟线，以便能够产生一个复合输出脉冲，该脉冲的斜坡上升和下降时间足够长使得可以消除传输线路上的瞬态像差。通过使用这种复合的方法，本发明避免了降解信号发生器的输出阻抗，同时在高频段没有显著的电磁干扰(EMI)，并且本发明在传输线上不使用LRC滤波器。 

本发明的技术解决方案： 

使用电流开关的阵列来构造一个可扩展的驱动器是标准的制造方法，并且通常出于物理布局的原因这种方法是推荐的。开关元件之间的自带的偏差在此是需要考虑的一个问题。在一个受控的方式中，本发明刻意增加了各个开关元件之间的倾斜时间以引入自然的倾斜。也就是说，开关/驱动器的输入电容用作在输入的RC延迟线。这样做的结果是，不需要额外的电源以及只需最少的布局器件，就可以获得对称的波形。 

上述的结论是，使新型的平衡电流开关/驱动器的阵列耦合到一个抽头延时线，可以得到一个良好控制的传输时间、低共模噪声以及最小的反射，都并且可以同时完成而不需要在现成装置上外接滤波器。这种电路在高频模拟信号生成上具有广泛的应用，特别适用于驱动在高速数字通信系统中所使用的双绞线传输线。这种组合方式可以使用VLSI CMOS工艺，并且可扩展到不同的具有最小信道长度的几何形状。 

本发明提出一种传输时间控制的线驱动器，用来输出参考于地的电流和参考于地的补偿电流，所述线驱动器包括：(a)一个MOS输出晶体管，其耦合在一个恒定电流源和一个电流输出节点之间；(b)一个MOS输出互补晶体管，其耦合在所述恒流源和一个互补电流输出节点之间；(c)一个电压输入结点耦合到所述输出晶体管和所述输出互补晶体管之间；(d)一个互补电压输入结点耦合到所述输出晶体管和输出互补晶体管之间；(e)控制电路，其使得所述输出晶体管提供正比于施加到输入结点的输入电压信号的输出电流给所述的输出结点，其中，所述控制电路将补偿MOS晶体管中开/关切换的固有的不对称性。 

进一步，控制电路包括：(a)一个高位的输出晶体管驱动器耦合到高电位 的电源和所述的输出晶体管的控制结点之间；(b)一个低位的输出晶体管驱动器耦合到低电位的电源和所述的输出晶体管的控制结点之间；(c)一个第一反相器和一个第二反相器；其中，所述的第一反相器的输入直接连接到输入结点、输出直接连接到高位输出晶体管驱动器的控制节点，而所述的第二反相器的输入直接连接到互补电压输入端、输出直接连接到低位输出互补晶体管驱动器的控制结点。 

进一步，所述第一反相器是一个含有P沟道和N沟道的CMOS级，而所述的第二反相器是一个含有P沟道和N沟道的CMOS级。 

进一步，高位输出晶体管驱动器和低位的输出晶体管驱动器是NMOS晶体管。 

进一步，所述的输出晶体管和输出互补晶体管是PMOS晶体管。 

进一步，所述第一反相器的P沟道小于所述第一反相器的N沟道，而第二反相器的P沟道大于所述第二反相器的N沟道。 

进一步，所述的第一反相器的P沟道约为N沟道宽度的60％，而所述的第二反相器的N沟道约为P沟道宽度的50％。 

对比专利文献：CN102065030A传输线驱动器及驱动方法200910224505.5，CN102739182A线驱动器201110087390.7 

图1(现有技术)是使用ECL开关/驱动器作为发射器的输出级的传输线的示意图描述。 

图2a(现有技术)是基于现有技术的MOS管开关/驱动器。 

图2b(现有技术)是与图2a类似的基于现有技术的MOS管开关/驱动器(不同的是引入器件减小输出晶体管栅极的电压摆幅)。 

图3a是本发明的基于MOS管的一般的独立开关/驱动器电路。 

图3b是本发明的基于MOS管的特殊的独立开关/驱动器电路。 

图4是本发明的在图3b的开关/驱动器电路的各个结点响应于输入的脉冲信号由输出晶体管控制电路整形的电压。 

图5是根据本发明的双阵列的独立开关/驱动器耦合到抽头延时线以产生扩展的上升和下降时间的复合电流脉冲输出的电路图。 

图6显示了图5阵列的延迟输入序列和相应的复合输出脉冲。 

图7是根据本发明的独立开关/驱动器的优选实例。 

图8是根据本发明的优选的延迟线的原理示意图。 

图7示出了根据本发明的MOS管平衡开关和线驱动器的优选实例。电流的切换由以下完成，PMOS晶体管Q7工作在饱和范围内并且由电路外产生电压偏置，以提供一个独立于工作温度、电源电压以及芯片制造变化的Q7的漏电流。由CMOS级构成反相器I1和I2分别在图中明确示出。本发明的一个更一般的结构在图3a和3b中简要描述。 

下述将说明独立的开关/驱动器。 

本发明的独立开关/驱动器在图3a中示出。这些独立的开关/驱动器是基于MOS管的，并且切换恒定电流(I)到分支IO或IOB其中之一。上述的电流与温度、电源电压以及制造过程的变化无关。保证该电流的恒定性的方法是已知的，并且其外部影响在图3a中示出。这种切换是通过控制输出晶体管Q5和Q6开启和关断来实现的。(这是容易理解的：在操作中电流输出结点IO和IOB连接到片外电阻，电阻通常为50欧姆。)这种新型电路的核心概念是，控制MOS晶体管Q5和Q6的方式以便克服在MOS输出晶体管使用中开/关切换的固有的不对称性。每个晶体管的控制栅极的电压都处于一对MOS晶体管之间。每对MOS晶体管由专门设计的NMOS/PMOS反相器I1至I4来控制。 

晶体管Q2和Q4允许Q5或Q6的栅极拉至GND，而Q1、Q3晶体管可以选择将Q5和Q6的栅极拉到VCC(减去阈值电压)。这实际上降低了电压摆幅，这是因为Q1和Q3由于“体”效应具有较高的VTS。虽然电压摆幅减少，但是此电压摆幅足够大以维持有效的良好的开/关电流比。本发明的关键在于反相器 I1至I4的通道。不同于确保CMOS输出信号与其输入信号具有相同的波形(即使经过反转)的目的，一般制造反相器(其PMOS晶体管通道比NMOS晶体管更宽)达到的目标是产生失真的CMOS输出。这是可以预料的：在E和EB上输入信号和信号补码将是对称的脉冲。在本发明中，反相器I1至I4经过偏斜，从而产生失真的输出信号，以便补偿Q5和Q6固有的不对称性。通过这种方式，在E和EB上的对称输入将产生在IO和IOB的对称输出电流脉冲。 

通过特定的测试可以更好地理解本发明，如图3b所描述的，Q5和Q6其中之一是PMOS晶体管，四个控制晶体管Q1、Q2、Q3和Q4是NMOS晶体管。在这样的结构中，反相器I1和I3提供高速的H→L和低速L→H的传输通道到Q1和Q3的栅极。相反地，反相器I2和I4提供高速L→H和慢速L→H的通道到Q2和Q4的栅极。此外，Q2和Q4较其互补上拉晶体管Q1和Q3具有较高的增益。这样的组合工作使得需要一个对称的整形驱动信号以产生从I端口到IB端口的开关电流。图4示出了图3b的新型的输出驱动控制电路的脉冲整形。由图可以看出，输入到E和EB的信号和信号补码是对称的，并且具有一定的上升时间。Vgi(i＝1,2,3,4,5或6)是晶体管Qi受E和EB输入作用的控制结点的电压。请特别注意，晶体管Q5和Q6的输入脉冲的上升时间大于其下降时间。经过测试发现，上述的方法导致电路中从IO到IOB的对称的开关电流。它补偿了Q5和Q6(以及所有的MOS晶体管)的导通和关断曲线之间的差异。 

图3b的电流开关/驱动器的差分和共模输出的瞬态响应相比现有技术有很大的提高。在实践中，一个单一的驱动器的输出电流和其互补电流将通过片外的50欧姆的电阻耦合到GND，并且使电压脉冲通过一个隔离变压器耦合到传输线。 

下述将说明传输时间控制的产生方法。 

本发明通过上述方式耦合独立开关/驱动器，以生成上升和下降时间受控制的复合脉冲。通过这种方式，能够延长上升和下降时间来很大程度地消除瞬态像差。特别地，如果脉冲传输是逐次的，那么输出的脉冲从逻辑低电平到逻辑高电平需要大约2纳秒，这样EMI也得到抑制。如图5所示，独立的单步延迟，由于大于连续的脉冲发生器的导通时间，将逐次延迟线提供。如图5，其中的每个开关对SW1/SW9，SW2/SW10，SW3/SW11，等等，代表本发明的开关/驱动器。(每个独立的开关/驱动器表示为两个分离的开关单元，对应的部分由一个输入E来产生输出IO，或者由输入EB产生输出IOB，在图3a和图3b都有示出。)。图5示出了使用8个级从输入信号E获得输出IO(从EB到IOB)的一般技术。然而，这种技术没有使用级的数量的上限或下限。图6示出了在E的输入电压脉冲被八个开关/驱动器分开传输的方式，它也示出了所产生的输出电流脉冲。一个相同的结构传输EB到互补的八个开关/驱动器。在这种双重阵列后简单过滤，以便生成具有平滑上升和下降特性的脉冲，并且其总的时间上为2纳秒。 

如前所述，I1和I3经过设计，其N沟道窄于P沟道，这加剧了PMOS和NMOS晶体管之间的“正常”偏斜。对于本发明的制造，合适的P/N偏斜可以通过以下方式获得：(a)提供给反相器I1一个PMOS晶体管，其沟道宽度为NMOS晶体管沟道宽度的60％左右；(b)提供给反相器I2一个PMOS晶体管，其沟道宽度为NMOS晶体管沟道宽度的220％左右。另一对反相器与上述是相同的(即，I3与I1相同，而I4与I2相同)。如图4所示，这确保反相器I1和I3的输出的H→L电平转换速度超过L→H电平转换。对于反相器I2和I4，一方面，使P沟道和N沟道的尺寸不对称，以便校正自然偏斜。(在优选实例中，除了NMOS驱动器晶体管的沟道长度为1.3μ外，所有晶体管的通道长度都为1.0μ)。 

需要注意的是，虽然一些晶体管具有相同的沟道长度，图7中所示的输出晶体管Q5和Q6中的NMOS驱动器具有不同的沟道长度。特别地，Q1和Q3的沟道宽度是Q2和Q4的沟道宽度的45％。这确保了在本发明中的驱动晶体管由 于脉冲整形所需要的更大的增益。Q1和Q3相对狭窄的沟道也确保了在Q3导通时VCC和晶体管Q5的栅极电压之间具有显著的电压降。这反过来会导致电压摆幅的降低，并因此减少了输出引线的上拉。 

本发明的优选实例的测试使用双端100欧姆平衡负载(预期的实际应用将使用32个单元的阵列来达到高的电流驱动)，实验显示，电压摆幅的降低会减少共模噪声输出。引入预先整形的驱动信号以及电压摆幅的减少的引入进一步抑制了共模噪声输出。这一改进能够保持在较宽的温度和电源电压范围内。此外，这些试验结果表明，该电路不会受到占空比失真的影响，并且在数据传输率高达至少160MBPS时有优秀的性能表现。最后，模拟的结果表明，本发明的优选实例，可以按比例缩小到一个更加精细的几何形状(沟道长度小于或等于0.8μ)，并且在性能上没有太大损失。 

上述的讨论中针对显示于图3a和图3b的本发明的实例的结构。本发明组合独立的开关/驱动器形成一个阵列耦合到一个抽头延迟线，以控制输出信号的斜坡时间，而不必增加滤波器使传输线的输出阻抗产生变化。图8示出了图5中开关/驱动器在E端口的延时和单步的输入的实现方式。在连续的开关/驱动器的输入的延迟通过引入RC时间常数实现，其中“C”表示的电容实际上是开关/驱动器的输入电容。(显然，已知的方式具有增加电容的选项。)通过为阵列选择适当的电阻器，脉冲上升和下降曲线可以按照任何所需的形状进行调节。需要注意的是，由于延迟开关的作用，波形不是所关心的；所有需要的是延长的上升和下降时间要预先设置。因此，尽管计算产生一个特定的复合边沿的电阻是乏味的(虽然是本领域技术人员的应有能力)，但是很容易确定要使用的近似电阻。在优选实例中，使用以下电阻来获得复合脉冲的线性上升沿和下降沿：R1＝500欧姆，R2＝571欧姆，R3＝667欧姆，R4＝800欧姆，R5＝1000欧姆，R6＝1333欧姆，R7＝2000欧姆，R8＝4000欧姆。每个开关/驱动器的有效输入电容约为0.1pF。 

由于复合脉冲的上升时间为250ps，等效采样系统的有效采样率将为4.0千兆赫。考虑到双端50欧姆的传输系统(或者100欧姆)，产生的5pf的寄生电容需要1.27GHz的低通滤波器，并且使采样频率衰减10.8db。此外，其他的因素，例如隔离变压器的带宽限制(双绞线传输的情况下为350MHz)，将进一步使波形平滑。 

显然，本领域的技术人员能够在广泛的实例中应用。本发明的优选实例只是这些应用之一——虽然该实例是本发明的上最好完成方案——但是不在任何方 面做出限制。