具有直接连到栅极、漏极和源极的金属互连的晶体管结构

本发明是涉及一种晶体管结构，尤其涉及一种具有直接连接到栅极、漏极和源极的金属互连的晶体管结构。

因为在1974年，由R.Dennard等人所发表的论文中，公开了缩小金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET))的所有尺寸的设计准则，所以如何缩小所述金属氧化物半导体场效应晶体管的尺寸成为主要的技术需求，其中所述主要的技术需求已改变硅晶圆的线性尺寸的最小特征尺寸(minimumfeature size)。

请参照图1A-1C，图1A-1C是说明传统的鳍式场效应晶体管(fin field-effecttransistor,FinFET)的示意图，其中图1A是说明所述鳍式场效应晶体管的俯视图结构，图1B是沿图1A所示X轴方向的切割线1的横截面图，以及图1C是沿图1A所示X轴方向的切割线2的横截面图。如图1B所示，所述鳍式场效应晶体管的源极和漏极连接至第零金属层(Metal-0 Active Area layer)102，其中第零金属层102的顶部有接触孔104，且接触孔104被导电材料(例如金属)完全填充。另外，在图1C中，所述鳍式场效应晶体管的栅极连接至第零金属栅极(Metal-0gate)106，其中第零金属栅极106将连接至接触孔108。

今天所述金属氧化物半导体场效应晶体管上的硅工艺已从28纳米(nm)快速缩小至尚在研究和设计时间的3纳米，但是如何缩小所述金属氧化物半导体场效应晶体管必须取决于复杂的技术，例如使用非常昂贵的光刻设备(例如极紫外光光刻(extremeultraviolet lithography,EUV)，深紫外光光刻(deep ultraviolet lithography,DUV)等)，多层昂贵的掩模，复杂的蚀刻技术，竭尽的接触孔开口(exhausted contact-holeopening)，金属化技术(metallization technologies)等。

尤其是在半导体工艺中所使用的传统接触孔掩模中，有很多掩模图案应用于所述接触孔掩模，其中每个掩模图案都是长方形或正方形，以及这些掩模图案图形将基于光刻工艺被复制以定义连接到晶体管的栅极/漏极/源极的接触孔开口的二维长度。随着所述最小特征尺寸或技术工艺节点缩小到几纳米尺度，此时需要昂贵的极紫外光光刻设备，复杂的蚀刻技术，接触孔掩模上的竭尽的接触孔开口，以及极端紧绷的设计规则来避免或适应晶体管的栅极/漏极/源极和接触孔之间的未对准。因此，晶体管的制造成本急剧增加，并且当所述最小特征尺寸或所述技术工艺节点缩小时，晶体管的面积却不能成比例地缩小。

因此，如何有效地缩小所述金属氧化物半导体场效应晶体管的尺寸以在所述硅晶圆的平面区域内整合更多金属氧化物半导体场效应晶体管已成为所述金属氧化物半导体场效应晶体管的设计者的一项重要课题。

本发明公开一种形成对应金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor,MOSFET))的栅极/漏极/源极的接触孔的新方法。本发明可降低接触孔与栅极/漏极/源极之间的光刻工艺敏感性和未对准问题。另外，本发明公开一维掩模图案(例如条状)以减少由用于小接触孔开口的二维掩模图案引起的未对准问题，以及也减少了传统掩模流程的光衍射效应和较少的光子进入小接触孔的问题。

本发明的一实施例公开一种晶体管结构。所述晶体管结构包含一半导体基底、一栅极结构、一信道区以及一第一导电区。所述半导体基底具有一半导体表面。所述栅极结构位于所述半导体表面上方，其中形成一第一凹槽以露出所述栅极结构。所述渠道区位于所述半导体表面下方。所述第一导电区电耦接所述渠道区，其中形成一第二凹槽被形成以露出所述第一导电区。在一光刻工艺中的掩模图案是用以定义所述第一凹槽，以及所述掩模图案仅用以定义所述第一凹槽的一维长度。

在本发明的另一个实施例中，所述第一凹槽被一第一介电层围绕以及所述第二凹槽被一第二介电层围绕。

在本发明的另一个实施例中，所述第一介电层和所述第二介电层是同时通过一氧化沉积工艺形成。

在本发明的另一个实施例中，所述第一凹槽的长度或所述第二凹槽的长度小于一最小特征尺寸(minimum feature size)。

在本发明的另一个实施例中，所述第一凹槽的垂直长度和所述第二凹槽的水平长度相同或实质上相同。

在本发明的另一个实施例中，所述晶体管结构另包含一第一隔离区。所述第一隔离区相邻于所述第一导电区；其中所述第一导电区介于所述栅极结构和所述第一隔离区之间的长度是由一单一光刻工艺(photolithography process)控制，且所述单一光刻工艺原本是用以定义所述栅极结构的长度。

本发明的另一实施例公开一种晶体管结构。所述晶体管结构包含一半导体基底、一栅极结构、一信道区以及一第一导电区。所述半导体基底具有一半导体表面。所述栅极结构具有一长度，其中一第一凹槽位于所述栅极结构上方。所述渠道区位于所述半导体表面下方。所述第一导电区电耦接所述渠道区，其中一第二凹槽位于第一导电区上方。在一光刻工艺中的掩模图案是用以定义所述第一凹槽，以及所述掩模图案的形状是不同于所述第一凹槽的形状。

在本发明的另一实施例中，所述掩模图案的形状是条状，以及所述第一凹槽的形状是长方形或正方形。

在本发明的另一个实施例中，所述第一导电区包含与所述半导体基底邻接的高掺杂区(highly doped region)，以及包含与所述高掺杂区邻接的芯金属柱(core metalcolumn)。

在本发明的另一个实施例中，所述芯金属柱与所述半导体基底邻接，以及所述高掺杂区通过所述半导体基底电耦接一电压源。

本发明的另一实施例公开一种晶体管结构。所述晶体管结构包含一半导体基底、多个鳍式结构以及一栅极结构。所述多个鳍式结构从所述半导体基底形成，其中每一鳍式结构包含一信道区和耦接所述渠道区的一第一导电区。所述栅极结构跨越所述多个鳍式结构中的每一鳍式结构，其中形成一第一凹槽以露出所述栅极结构，以及形成一第二凹槽以露出一鳍式结构的第一导电区，其中所述第二凹槽是用以露出所述每一鳍式结构所包含的第一导电区。另外，每一鳍式结构的第一导电区在实体上彼此分开。

在本发明的另一个实施例中，所述第一凹槽的垂直长度和所述第二凹槽的水平长度实质上相同。

在本发明的另一个实施例中，所述晶体管结构另包含一金属连接层，且所述金属连接层是用以填充所述第一凹槽和所述第二凹槽。

在本发明的另一个实施例中，形成一第三凹槽以露出另一鳍式结构的第一导电区，以及所述金属连接层填充所述第三凹槽且至少从所述第二凹槽延伸至所述第三凹槽。

在本发明的另一个实施例中，所述第一导电区的水平长度和所述金属连接层的水平长度相同或实质上相同。

在本发明的另一个实施例中，所述第一导电区的水平长度和一最小特征尺寸相同或实质上相同。

本发明的另一实施例公开一种晶体管结构。所述晶体管结构包含一半导体基底、一栅极结构、一信道区、一第一导电区以及一金属连接层。所述半导体基底具有一半导体表面。所述栅极结构位于所述半导体表面上方，其中形成一第一凹槽以露出所述栅极结构。所述渠道区位于所述半导体表面下方。所述第一导电区电耦接所述渠道区，其中形成一第二凹槽以露出所述第一导电区。所述金属连接层是用以填充所述第一凹槽和所述第二凹槽。所述第一凹槽的垂直长度和所述第二凹槽的水平长度相同或实质上相同。

在本发明的另一个实施例中，所述第一凹槽的水平长度小于所述金属连接层的厚度的两倍。

在本发明的另一个实施例中，所述第一导电区的水平长度和一最小特征尺寸相同或实质上相同。

在本发明的另一个实施例中，所述金属连接层从所述第一凹槽延伸至所述第二凹槽。

图1A-1C是说明传统的鳍式场效应晶体管(fin field-effect transistor,FinFET)的示意图。

图1D是本发明一实施例所公开的微型化的金属氧化物半导体场效应晶体管(miniaturized metal-oxide-semiconductor field effect transistor,mMOSFET)的俯视图。

图1E是本发明另一实施例所公开的微型化的金属氧化物半导体场效应晶体管的俯视图。

图2A是本发明的另一实施例所公开的一种微型化的金属氧化物半导体场效应晶体管的制造方法的流程图。

图2B-2F是说明图2A的流程图。

图3是说明衬垫氮化层和浅沟槽隔离-第一氧化层的俯视图。

图4是说明图3中沿X轴方向的横截面图。

图5是说明金属氧化物半导体场效应晶体管的栅极结构边缘到源极和浅沟槽隔离-第一氧化层之间的边界边缘的对准的光刻错位公差(photolithographicmisalignment tolerance,PMT))的示意图。

图6A是说明可排除光刻错位公差所造成的负面影响的新结构的示意图。

图6B是说明图6A的俯视图。

图7A是说明沉积旋涂介电层的示意图。

图7B是说明图7A的俯视图。

图8A是说明沉积和蚀刻精心设计的栅极掩模层的示意图。

图8B是说明图8A的俯视图。

图9A是说明通过异向性蚀刻技术移除伪屏蔽栅极、氮化层、介电绝缘体、以及对应伪屏蔽栅极的基底的示意图。

图9B是说明图9A的俯视图且说明在水平方向上的多个鳍或指(finger)。

图10A是说明移除栅极掩模层、蚀刻旋涂介电层、沉积第二氧化层以及回蚀第二氧化层以形成浅沟槽隔离-第二氧化层的示意图。

图10B是说明图10A的俯视图且说明在水平方向上的多个鳍或指。

图11-14是说明真栅极的位置和伪屏蔽栅极的位置之间的关系的示意图。

图15A是说明沉积以及蚀刻第三氧化层以形成第三氧化间隔层、在基底中形成轻掺杂漏极、沉积以及回蚀氮化层以形成氮化间隔层、以及移除介电绝缘体的示意图。

图15B是说明图15A的俯视图且说明在水平方向上的多个鳍或指。

图16A是说明利用选择性外延生长技术生成本质硅的示意图。

图16B是说明图16A的俯视图且说明在水平方向上的多个鳍或指。

图17A是说明沉积以及回蚀化学气相沉积-浅沟槽隔离-第三氧化层，以及移除本质硅的示意图。

图17B是说明图17A的俯视图且说明在水平方向上的多个鳍或指。

图18A是说明沉积以及回蚀旋涂介电层，以及形成金属氧化物半导体场效应晶体管的源极和漏极的示意图。

图18B是说明图18A的俯视图且说明在水平方向上的多个鳍或指。

图19是说明沉积光阻层的示意图。

图20A、20B是分别说明图19的两种可能情况的示意图。

图21是说明移除框架区内的氮化层以曝露出真栅极的示意图。

图22A是说明移除光阻层，移除旋涂介电层，以及沉积和蚀刻氧化间隔层以在源极和漏极上方形成接触孔开口的示意图。

图22B是说明图22A所示的金属氧化物半导体场效应晶体管的俯视图。

图23A是说明沉积和蚀刻第一金属层以形成第一金属层互连的示意图。

图23B是说明图23A所示的金属氧化物半导体场效应晶体管的俯视图。图24是说明在水平方向上具有延伸且分离的多个鳍或指的另一微型化金属氧化物半导体场效应晶体管的俯视图。

图25A、25B分别说明在源极和漏极上形成接触孔开口阶段的金属氧化物半导体场效应晶体管的横截面图和俯视图。

图26A是说明沉积和蚀刻第一金属层以形成第一金属层互连的示意图。

图26B是说明图26A所示的金属氧化物半导体场效应晶体管的俯视图。

图27是说明另一微型化金属氧化物半导体场效应晶体管的俯视图的示意图。

图28A是本发明的另一实施例所公开的使用合并的半导体接面和金属导体结构形成源极和漏极的示意图。

图28B是说明图28A所示的金属氧化物半导体场效应晶体管的俯视图。

图29A是说明沉积和蚀刻第一金属层以形成第一金属层互连的示意图。

图29B是说明图29A所示的金属氧化物半导体场效应晶体管的俯视图。

图29C是说明另一微型化金属氧化物半导体场效应晶体管的俯视图。

图30是说明移除栅极掩模层，以及沉积第二氧化层以填满沟槽和水平硅表面上的其他空缺以形成浅沟槽隔离-第二氧化层，然后通过化学机械研磨技术平坦化浅沟槽隔离-第二氧化层的示意图。

图31是说明沉积以及蚀刻第三氧化层以形成第三氧化间隔层、在基底中形成轻掺杂区、沉积以及回蚀氮化层以形成氮化间隔层、以及移除介电绝缘体的示意图

图32是说明利用选择性外延生长技术生成本质硅的示意图。

图33A是说明移除本质硅，形成源极和漏极，以及沉积和回蚀旋涂介电层的示意图。

图33B是说明图33A的俯视图。

图34A是说明沉积光阻层的示意图。

图34B是说明利用异向性蚀刻技术蚀刻氮化层以曝露出在氮化层下方的金属接触的示意图。

图35A是说明移除光阻层和旋涂介电层，沉积以及蚀刻氧化间隔层以形成接触孔开口的示意图。

图35B是说明图35A的俯视图且说明在水平方向上的多个鳍或指。

图36A是说明沉积以及蚀刻第一金属层以形成第一金属层互连的示意图。

图36B是说明图36A的俯视图且说明在水平方向上的多个鳍或指。

其中，附图标记说明如下：

100、110 金属氧化物半导体场效应晶体管

101 栅极结构

103、1704、3302 源极

104、108、109、111 接触孔

105、1102、IRND、STI-oxide-2 隔离区

106 第零金属栅极

107、1706、3304 漏极

102 基底、第零金属层

302 衬垫氧化层

304 衬垫氮化层

306 浅沟槽隔离-第一氧化层

402 介电绝缘体

404、602 栅极层

406、604 氮化层

702、1801、3306 旋涂介电层

802 栅极掩模层

902 沟槽

1002、3002 浅沟槽隔离-第二氧化层

1502、3102 第三氧化间隔层

1504、2814、2816、3104 轻掺杂漏极

1506、3106 氮化间隔层

1602、3202 本质硅

1702、3204 化学气相沉积-浅沟槽隔离-第三氧化层

1802、2501 氧化层

1901、3402 光阻层

1902、2602、2902、3602 第一金属层

1904、3604 最小空间

2802 n+掺杂硅源极

2804 n+掺杂硅漏极

2806、2808 芯金属柱

2810、2812 氧化保护层

3502 氧化间隔层

CRMG 连接区

CRMGAC 延伸区

D(L)、G(L)、S(L)、C-S(L)、C-D(L)、 长度

GROC(L)、CRMG(L)、EER(L)、

C-SP(L)

D(W)、G(W)、S(W)、C-S(W)、 宽度

C-D(W)、GROC(W)、CRMG(W)

EER 额外延伸区

GEBESI、GEBEDI、CBC(L)、 距离

BECMCR(L)

HSS 水平硅表面

DSG 伪屏蔽栅极

TG、TG2、TG3 真栅极

λ 最小特征长度

Δλ 光刻错位公差

10-70、202-234 步骤

请参照图1D，图1D是本发明一实施例所公开的微型化的金属氧化物半导体场效应晶体管(miniaturized metal-oxide-semiconductor field effect transistor,mMOSFET)100的俯视图。金属氧化物半导体场效应晶体管100特别着重在一栅极结构101的延伸区、一源极103和一漏极107上制造接触孔开口(接触孔开口)的新设计。栅极结构101和金属氧化物半导体场效应晶体管100的渠道区可使用三栅极晶体管(Tri-gate FET)结构，或鳍式场效应晶体管(fin field-effect transistor,FinFET)结构，或平面结构，以及金属氧化物半导体场效应晶体管100的源极103/漏极107可使用n型金属氧化物半导体晶体管(n-type metal-oxide-semiconductor transistor,NMOS transistor)的n型掺杂或p型金属氧化物半导体晶体管(p-type metal-oxide-semiconductor transistor,PMOStransistor)的p型掺杂。在之后的说明书中，本发明利用具有三栅极n型金属氧化物半导体晶体管作为例子说明，以及最终的栅极形成可以采用现有技术设计和工艺中的先制作栅极(gate-first)或后制作栅极(gate-last)方法，而无需在以下实施例中进一步详细描述(因为所述先制作栅极(gate-first)和所述后制作栅极(gate-last)方法的设计只是本发明的明显延伸，并且可以被看作是包含形成金属氧化物半导体场效应晶体管100的合适方式的直观方式。

如图1D所示，第一金属层(metal-1layer)至栅极结构101的连接区CRMG被设计与所述渠道区有一定距离，其中连接区CRMG所在的延伸区CRMGAC相邻于所述渠道区。在延伸区CRMGAC内有较大的框架区GROC在连接区CRMG外围绕着连接区CRMG。在延伸区CRMGAC上方且在框架区GROC之内的氮化层被移除以允许栅极结构101上的接触孔开口制作连接区CRMG。框架区GROC沿着图1D的纵向具有长度GROC(L)，以及具有通常约为栅极结构101的长度G(L)的宽度GROC(W)。为了确保连接区CRMG不会直接迭加在所述渠道区之上，介于框架区GROC的底部边缘到所述渠道区的边缘的距离CBC(L)应该大于光刻错位公差(photolithographic Misalignment Tolerances,PMT)，其中这里特别说明一下，如果有任何技术允许连接区CRMG可以迭加在栅极结构101之上，而栅极结构101之下是所述渠道区，则本发明可以在没有上述限制的情况下很好地被应用。也就是说理论上距离CBC(L)可以小到零或负值。另外，介于连接区CRMG的底部边缘到所述渠道区(在栅极结构101下方)的边缘的距离BECMCR(L)必须大于所述光刻错位公差和框架区GROC内氧化间隔层的长度的总和。在连接区CRMG中，连接区CRMG具有长度CRMG(L)和宽度CRMG(W)。如图1D所示，在图1D的纵向上具有栅极结构101的额外延伸区EER(也就是在框架区GROC沿着图1D的纵向的垂直上方)，其中额外延伸区EER被保留用于通过栅极掩模(gate-level mask,GM)定义栅极结构101的工艺步骤以为了保持额外延伸区EER(具有长度EER(L))在所述栅极掩模的工艺步骤吸收所述光刻错位公差(例如在本发明的一实施例中，长度EER(L)可等于Delta-Lamda(Δλ))。因为框架区GROC是必须的，所以介于任何相邻组件之间的隔离区IRND都必须在不违反设计规则的情况下精心设计，但隔离区IRND并非本发明的重点，所以在此不再赘述。另外，如图1D所示，栅极结构101具有长度G(L)和宽度G(W)；在栅极结构101左边的是源极103，其中源极103具有长度S(L)和宽度S(W)，且长度S(L)是从栅极结构101的边缘到一隔离区105的边缘的线性尺寸；在栅极结构101右边的是漏极107，其中漏极107具有长度D(L)和宽度D(W)，且长度D(L)是从栅极结构101的边缘到隔离区105的边缘的一线性尺寸；在源极103的中央，是通过自对准技术(self-alignment technology)所形成的接触孔109，其中接触孔109的长度和宽度分别为C-S(L)和C-S(W)；同样地，在漏极107的中央，是通过自对准技术所形成的接触孔111，其中接触孔111的长度和宽度分别为C-D(L)和C-D(W)。另外，长度CRMG(L)可等于或实质上等于长度C-D(L)(或长度和宽度分别为C-S(L))。另外，图1E是本发明另一实施例所公开的微型化的金属氧化物半导体场效应晶体管110的示意图，其中金属氧化物半导体场效应晶体管110类似于图1D中的金属氧化物半导体场效应晶体管100，除了金属氧化物半导体场效应晶体管110的栅极结构101的延伸区是一条通往其邻域的长电线，所以金属氧化物半导体场效应晶体管110无需额外延伸区EER和隔离区IRND，以及图1D中的氧化间隔层的长度C-SP(L)在图1E将被省略。

请参照图2A。图2A是本发明的另一实施例所公开的一种微型化的金属氧化物半导体场效应晶体管(例如图1D中的金属氧化物半导体场效应晶体管100或图1E中的金属氧化物半导体场效应晶体管110)的制造方法的流程图，其中在图2A中的所述金属氧化物半导体场效应晶体管的制造方法可准确控制所述金属氧化物半导体场效应晶体管的源极和漏极的长度。所述制造方法的详细步骤如下：

步骤10：开始；

步骤20：在基底102上形成一主动区和一沟槽结构；

步骤30：在基底102的水平硅表面(horizontal silicon surface,HSS)上形成伪屏蔽栅极(dummy shield gate)和所述金属氧化物半导体场效应晶体管的一真栅极(truegate)；

步骤40：用隔离区取代所述伪屏蔽栅极以定义所述金属氧化物半导体场效应晶体管的源极/漏极的边界；

步骤50：形成所述金属氧化物半导体场效应晶体管的所述源极和所述漏极；

步骤60：在所述栅极结构、所述源极和所述漏极的边界内形成较小的接触孔，以及形成第一金属层互连以通过所述接触孔接触到所述栅极结构，或所述源极，或所述漏极；

步骤70：结束。

请参照图2B和图3-5。步骤20可包含：

步骤202：在基底102上形成一衬垫氧化层302以及沉积一衬垫氮化层304；

步骤204：定义所述金属氧化物半导体场效应晶体管的主动区，以及移除所述主动区外的部分硅材料以制造所述沟槽结构；

步骤206：在所述沟槽结构中沉积一第一氧化层，以及回蚀所述第一氧化层以在水平硅表面HSS下方形成一浅沟槽隔离-第一氧化层(shallow trench isolation-oxide-1,STI-oxide-1)306；

步骤207：移除衬垫氧化层302和衬垫氮化层304，以及在水平硅表面HSS上方形成一介电绝缘层402。

请参照图2C和图6A、6B。步骤30可包含：

步骤208：在水平硅表面HSS上方沉积一栅极材料602和一氮化层604；

步骤210：蚀刻栅极材料602和氮化层604以形成伪屏蔽栅极和所述金属氧化物半导体场效应晶体管的真栅极，其中所述伪屏蔽栅极到所述真栅极之间具有一所需的线性距离。

请参照图2D和图7A、7B、8A、8B、9A、9B、10A、10B。步骤40可包含：

步骤212：沉积一旋涂介电层(spin-on dielectrics,SOD)702，然后回蚀旋涂介电层702；

步骤214：通过光刻掩模技术形成一精心设计的栅极掩模层802；

步骤216：利用异向性蚀刻技术(anisotropic etching technique)移除伪屏蔽栅极DSG上的氮化层604，以及移除伪屏蔽栅极DSG、介电绝缘层402对应伪屏蔽栅极DSG的部分和对应伪屏蔽栅极DSG的基底102；

步骤218：移除栅极掩模层802，蚀刻旋涂介电层702，以及沉积一第二氧化层，然后回蚀所述第二氧化层以形成浅沟槽隔离-第二氧化层1002。

请参照图2E和图15A、15B、16A、16B、17A、17B、18A、18B。步骤50可包含：

步骤220：沉积以及回蚀一第三氧化层以形成一第三氧化间隔层1502，在基底102中形成轻掺杂漏极(lightly doped drain,LDD)1504，沉积以及回蚀一氮化层以形成一氮化间隔层1506，以及移除介电绝缘层402；

步骤222：利用一选择性外延生长(selective epitaxy growth,SEG)技术生成一本质硅(intrinsic silicon)1602；

步骤224：沉积以及回蚀一化学气相沉积-浅沟槽隔离-第三氧化层1702，以及移除本质硅1602；

步骤226：形成所述金属氧化物半导体场效应晶体管的源极(n+源极)1704和漏极(n+漏极)1706，以及沉积一旋涂介电层1801。

请参照图2F和图19、20A、20B、21、22A、22B、23A、23B、24。步骤60可包含：

步骤228：沉积一光阻层1901；

步骤230：移除框架区GROC内的氮化层604以曝露出真栅极TG；

步骤232：移除光阻层1901，移除旋涂介电层1801，以及沉积和蚀刻一氧化层1802以在所述源极和所述漏极之上形成接触孔开口；

步骤234：沉积一第一金属层1902以形成所述第一金属层互连。

以n型金属氧化物半导体场效应晶体管为例，基底102可以是p型基底，前述制造方法的详细说明如下。从步骤20开始，请参照图2B和图3、4。在步骤202中，衬垫氧化层302在基底102的水平硅表面HSS上方形成，然后在衬垫氧化层302上方沉积衬垫氮化层304。

在步骤204中，所述金属氧化物半导体场效应晶体管的主动区可以被所述光刻掩模技术定义，其中所述主动区外的水平硅表面HSS被相应地曝露。因为所述主动区外的水平硅表面HSS被曝露，所以可通过所述异向性蚀刻技术移除所述主动区外的部分硅材料以制造所述沟槽结构。

在步骤206中，如图4所示，沉积所述第一氧化层以填满所述沟槽结构，然后回蚀所述第一氧化层被以在水平硅表面HSS下方形成浅沟槽隔离-第一氧化层306，其中图4是沿图3所示的X轴方向的横截面图。另外，因为图3是俯视图，所以图3只示出衬垫氮化层304和浅沟槽隔离-第一氧化层306。然后在步骤207中，在所述主动区上的衬垫氧化层302和衬垫氮化层304被移除，以及在水平硅表面HSS上方形成介电绝缘层402(具有高介电常数)。

图5是说明以较小尺寸实现栅极与晶体管隔离区(STI)之间几何关系的现有技术的示意图。在水平硅表面HSS上方形成介电绝缘层402(具有高介电常数)之后，一栅极层404(金属栅极)沉积在栅极层404上，然后具有精心设计厚度的一氮化层406(氮化帽层)沉积在栅极层404上。然后如图5所示，利用所述光刻掩模技术来定义栅极结构1，其中栅极结构1包含栅极层404和氮化层406以使栅极结构1具有适当金属栅极材料，且所述金属栅极材料可提供金属绝缘体到基板102所需的功函数以实现所述金属氧化物半导体场效应晶体管合适的临界电压。另外，因为浅沟槽隔离-第一氧化层306是形成在水平硅表面HSS下方，所以可形成三栅极晶体管(Tri-gate FET)结构或鳍式场效应晶体管(fin field-effecttransistor,FinFET)结构(如图5所示)。

在利用一第一光刻工艺来定义所述主动区的伪长度(pseudo length)和利用一第二光刻工艺来定义所述主动区的长度G(L)之后，从栅极结构1的边缘到所述金属氧化物半导体场效应晶体管的源极和所述浅沟槽隔离之间的边界边缘的距离GEBESI(如图5所示)可被定义。同理从所述栅极结构的边缘到所述金属氧化物半导体场效应晶体管的漏极和所述浅沟槽隔离之间的边界边缘的距离GEBEDI(如图5所示)也可被定义。

然而如图5所示，在利用所述光刻掩模技术对准栅极结构1的边缘以及所述金属氧化物半导体场效应晶体管的源极(或所述金属氧化物半导体场效应晶体管的漏极)和浅沟槽隔离-第一氧化层306之间的边界边缘时，会存在一无法避免的不理想因素，称为所述光刻错位公差。如果沿所述X轴方向所测量的所述光刻错位公差的线性尺寸为Δλ，则Δλ应与特定工艺节点可用的设备的光刻分辨率所规定的最小特征尺寸有关。例如，7纳米工艺节点应有的最小特征尺寸λ等于7纳米以及光刻错位公差Δλ可为3.5纳米。因此，如果所述金属氧化物半导体场效应晶体管的源极(或所述金属氧化物半导体场效应晶体管的漏极)所想要的实际尺寸被定为λ(例如7纳米)，则在现有技术的工艺方法中，所述金属氧化物半导体场效应晶体管的源极(或所述金属氧化物半导体场效应晶体管的漏极)的所需长度必须大于λ和Δλ的总和(例如大于10.5纳米)。

因此，本发明利用一种新的结构来排除上述所述光刻错位公差所造成的负面影响。也就是说从所述栅极结构的边缘到所述金属氧化物半导体场效应晶体管的源极和所述浅沟槽隔离之间的边界边缘的距离GEBESI(或从所述栅极结构的边缘到所述金属氧化物半导体场效应晶体管的漏极和所述浅沟槽隔离之间的边界边缘的距离GEBEDI)的任何尺寸都可以被实现，而不需要在沿所述金属氧化物半导体场效应晶体管的长度方向(也就是如图4、5所示的X轴方向)预留额外的尺寸给所述光刻错位公差。

在步骤208中，如图6A所示，在水平硅表面HSS上方形成介电绝缘层402(具有高介电常数)之后，沉积栅极材料602和氮化层604。然后在步骤210中，蚀刻栅极材料602和氮化层604以形成所述栅极结构(其中栅极材料602可以是所述金属氧化物半导体场效应晶体管的栅极结构)。图6A所示的新结构和图5所示的结构之间主要的差异在于当所述金属氧化物半导体场效应晶体管的真栅极TG被所述光刻掩模技术定义时，平行于真栅极TG的伪屏蔽栅极DSG也可依需求被定义，以致于目标线性距离(例如λ，在7纳米工艺节点中为7纳米)可存在于伪屏蔽栅极DSG和真栅极TG之间，而不需要保留任何额外的尺寸(也就是Δλ)给所述光刻错位公差。被设计在同一掩模上的伪屏蔽栅极DSG和真栅极TG可以同时形成在覆盖所述主动区的介电绝缘层402的顶部。另外，如图6A所示，真栅极TG2、TG3是对应于其他金属氧化物半导体场效应晶体管。另外，图6B是图6A的俯视图。

接下来的步骤是说明如何利用提高至水平硅表面HSS上方的隔离区取代伪屏蔽栅极DSG。在步骤212中，如图7A所示，沉积旋涂介电层702，然后利用化学机械研磨(chemicalmechanical polishing,CMP))技术回蚀旋涂介电层702以使旋涂介电层702的顶部与氮化层604的顶部一样高。另外，图7B是图7A的俯视图。

在步骤214中，如图8A所示，沉积栅极掩模层802(精心设计的)，然后通过所述光刻掩模技术蚀刻栅极掩模层802以完成覆盖真栅极TG、TG2、TG3但暴露出伪屏蔽栅极DSG的目标，其中暴露出的伪屏蔽栅极DSG分别和距离GEBESI和距离GEBEDI的中间具有安全的光刻错位公差Δλ。另外，图8B是图8A的俯视图。

在步骤216中，如图9A所示，可利用所述异向性蚀刻技术来蚀刻伪屏蔽栅极DSG和对应伪屏蔽栅极DSG的氮化层604，还可用来蚀刻对应伪屏蔽栅极DSG的介电绝缘层402以到达水平硅表面HSS。然后利用所述异向性蚀刻技术来移除位于水平硅表面HSS下方的基底102的硅材料以在水平硅表面HSS下方形成沟槽902，其中沟槽902的深度可以等于浅沟槽隔离-第一氧化层306的底部的深度。因此，如图9A所示，分别在创造精准控制的距离GEBESI和距离GEBEDI时避免了所述光刻错位公差。因为通过在同一掩模上的真栅极TG和伪屏蔽栅极DSG良好定义距离GEBESI和距离GEBEDI的长度，所以图1D所示的源极的长度S(L)和漏极的长度D(L)也都可被良好的定义。也就是说所述单一光刻掩模技术不仅用来定义真栅极TG和伪屏蔽栅极DSG，还可用来控制距离GEBESI和距离GEBEDI的长度。因此，长度S(L)和长度D(L)的尺寸可被准确地控制，甚至可以达到和最小特征尺寸λ一样小的最佳微型化尺寸。因为长度S(L)和长度D(L)可以等于λ，所以长度S(L)和长度D(L)实质上等于真栅极TG(也就是所述栅极结构)的长度。另外，图9B是图9A的俯视图且显示出在水平方向上的多个鳍或指(finger)。

在步骤218中，如图10A所示，移除栅极掩模层802和旋涂介电层702，然后沉积所述第二氧化层以填满沟槽902和水平硅表面HSS的其他空缺，所述第二氧化层可被回蚀至和水平硅表面HSS一样的表面高度以形成浅沟槽隔离-第二氧化层1002。因此，暂时形成的伪屏蔽栅极DSG可以被浅沟槽隔离-第二氧化层1002取代以定义所述源极/漏极的边界。然后可利用任何能形成轻掺杂漏极(lightly doped drain,LDD)、围绕真栅极TG的间隔层、所述源极以及所述漏极的现有技术来完成所述金属氧化物半导体场效应晶体管，其中可分别根据被准确控制的距离GEBESI和距离GEBEDI形成所述源极和所述漏极。另外，图10B是图10A的俯视图且显示出在所述水平方向上的多个鳍或指。

因为晶体管的一隔离区的形状以及所述隔离区在所述晶体管和邻近晶体管之间的位置可能有相当多种(甚至在上述的实施例中也是如此)，以下将描述另一种结构，其是通过扩展上述实施例的原理来设计一种自适应的伪屏蔽栅极。

图11是说明一种邻近晶体管的主动区的布置几何条件，其中所述邻近晶体管的主动区的布置几何条件是不同于图6A。例如，如图6A所示，在真栅极TG、真栅极TG2、真栅极TG3和伪屏蔽栅极DSG沉积之前，邻近晶体管的相邻主动区是相连的，然后可通过伪屏蔽栅极DSG的长度将相连的主动区分割成个别的精确目标距离。但是如图11所示，假设在晶体管的真栅极被定义之前和之后，在所述晶体管的源极(或漏极)上的主动区已经通过隔离区1102与任何其他主动区完全隔离的。因此，如下所述，在此要提出的是如何设计在源极上的主动区以及自适应的伪屏蔽栅极DSG(漏极也是如此)。例如，如果距离GEBESI的最后长度定订为λ(或任何其他目标长度L(S))，则对应于距离GEBESI的主动区掩模(AA mask)的长度应该设计为等于λ和Δλ的总和(或长度L(S)和Δλ的总和)。然后在栅极掩模上，伪屏蔽栅极DSG可以具有如图11所示的形状，也就是说伪屏蔽栅极DSG的矩形形状的长度等于λ，宽度等于所述主动区的宽度与2Δλ之总和(每边分别共享0.5Δλ)。另外，在所述源极侧上的真栅极TG和伪屏蔽栅极DSG之间的设计距离仍然正好是距离GEBESI的长度(例如λ)。

从图11的主动区和栅极的掩模阶段到晶圆阶段所导出的结果将描绘在图12。如图12所示，当真栅极TG被所述光刻掩模技术定义时，伪屏蔽栅极DSG被设计平行于真栅极TG，且伪屏蔽栅极DSG和真栅极TG之间具有一目标距离(例如λ，其中λ在7纳米工艺节点为7纳米)。经过名义上工艺的结果(也就是没有明显的错位被引入在所述光刻工艺中)，伪屏蔽栅极DSG覆盖了所述主动区(对应于所述源极)的长度Δλ的部分且真栅极TG和伪屏蔽栅极DSG都被设置在覆盖所述主动区的介电绝缘层402的上方。另外，在真栅极TG和伪屏蔽栅极DSG的上方都另有氮化帽层(也就是氮化层604)。

如图13所示，如果所述光刻错位公差对真栅极TG和伪屏蔽栅极DSG都造成往所述主动区右边的位移(例如Δλ)，则接下来的工艺是移除伪屏蔽栅极DSG以实现隔离区STI-oxide-2(也就是浅沟槽隔离-第二氧化层1002)，其中隔离区STI-oxide-2的位置恰好是在前面的工艺步骤中所描述的原先存在的伪屏蔽栅极DSG的位置。另外，所述接下来的工艺可以使隔离区STI-oxide-2的长度为λ，且隔离区STI-oxide-2可成为所述源极的物理几何形状，其中真栅极TG和所述源极之间的距离GEBESI的长度等于λ(因为真栅极TG和伪屏蔽栅极DSG之间的距离被设计为λ)。另一方面，如图14所示，如果所述光刻错位公差对真栅极TG和伪屏蔽栅极DSG都造成往所述主动区左边的位移(例如Δλ)，则接下来用于移除伪屏蔽栅极DSG和形成隔离区STI-oxide-2的工艺步骤，将会使隔离区STI-oxide-2的长度为λ，以及使真栅极TG和所述源极之间的距离GEBESI的长度还是等于λ。

当所述光刻错位公差造成沿所述主动区的宽度方向(也就是上下方向)的不良位移时，则自适应的伪屏蔽栅极的设计(所述伪屏蔽栅极的宽度为所述主动区的宽度和2Δλ的总和)不会影响所述主动区的几何尺寸。这种使用自适应的伪屏蔽栅极的创新设计总是产生具有长度λ的隔离区STI-oxide-2，并且产生距离GEBESI的长度符合设计目标(例如λ)。本发明可以肯定地分别应用于具有各自目标长度的所有不同形状的隔离区、源极和漏极。

在公开如何将距离GEBESI和距离GEBEDI最佳地设计与制造成到精确控制的小尺寸(可小至λ)之后，另一个新的发明是如何分别制造具有长度C-S(L)和长度C-D(L)的接触孔开口，其中长度C-S(L)和长度C-D(L)分别小于距离GEBESI和距离GEBEDI。以下将说明两种设计和工艺。

请继续参照图10A并且使用真栅极TG来做以下说明。在步骤220中，如图15A所示，沉积以及回蚀所述第三氧化层以形成第三氧化间隔层1502，其中第三氧化间隔层1502覆盖真栅极TG。然后在基底102中形成轻掺杂区lightly Doped drain,LDD)并且在所述轻掺杂区上执行快速热退火(rapid thermal annealing,RTA)以在真栅极TG旁边形成轻掺杂漏极1504。然后沉积以及回蚀所述氮化层以形成氮化间隔层1506，其中氮化间隔层1506覆盖第三氧化间隔层1502。接着移除没有被氮化间隔层1506和第三氧化间隔层1502覆盖的介电绝缘层402。另外，图15B是图15A的俯视图且显示出在所述水平方向上的多个鳍或指。

在步骤222中，如图16A所示，通过使用露出的水平硅表面HSS作为硅晶种，利用所述选择性外延生长技术只在露出的水平硅表面HSS上方生成本质硅1602，并且本质硅1602的高度与氮化层604(在真栅极TG的顶部上方)的顶部一样高。另外，图16B是图16A的俯视图且显示出在所述水平方向上的多个鳍或指。

在步骤224中，如图17A所示，沉积化学气相沉积-浅沟槽隔离-第三氧化层1702以填满所有空缺，并且通过所述化学机械研磨技术平坦化化学气相沉积-浅沟槽隔离-第三氧化层1702以使化学气相沉积-浅沟槽隔离-第三氧化层1702的高度和氮化层604的顶部平齐，其中氮化层604在真栅极TG的顶部上方。接着移除本质硅1602，以便暴露出对应所述源极和所述漏极的水平硅表面HSS，其中对应所述源极和所述漏极的水平硅表面HSS被化学气相沉积-浅沟槽隔离-第三氧化层1702和氮化间隔层1506围绕。另外，图17B是图17A的俯视图且显示出在所述水平方向上的多个鳍或指。

在步骤226中，如图18A所示，任何能在基底102中形成所述金属氧化物半导体场效应晶体管的源极(n+源极)1704和漏极(n+漏极)1706的现有技术都可用水平硅表面HSS来实现源极1704和漏极1706的平坦面。沉积旋涂介电层1801以填满水平硅表面HSS上的其他空缺，然后利用所述化学机械研磨技术平坦化以使真栅极闸TG上方的氮化层604的顶部，围绕真极闸TG的间隔层的顶部，以及源极1704和漏极1706上方的旋涂介电层1801的顶部平齐。另外，图18B是图18A的俯视图且显示出在所述水平方向上的多个鳍或指。

接下来的步骤是在所述金属氧化物半导体场效电的所述栅极结构(特别是在如图1D所示的延伸区CRMGAC)上形成接触孔开口。在步骤228中，如图19所示，利用一精心设计的掩模(CG掩模，也就是连接栅极掩模(connection to gate mask))以及沉积光阻层1901以产生一些具有长度GROC(L)的空间的分开的条纹图案(沿图19所示的X方向)，其中光阻层1901分别覆盖框架区GROC的底部边缘到所述信道区的边缘的区域CBC和额外延伸区EER，但是曝露具有框架区GROC内具有长度CRMG(L)的区域(也就是连接区CRMG)。如果在没有任何显着的光刻错位公差的光刻处理方法下，则结果将为图19所示的俯视图。例如，在此假设最极端的设计规则(框架区GROC的长度GROC(L)等于λ，其中值得注意的是长度GROC(L)应该设计成分别近似所述源极的长度S(L)和所述漏极的长度D(L)相等的长度，以便后续工艺可以在所述栅极结构、所述源极和所述漏极上产生几乎具有相同长度的接触孔开口，其中在所述栅极结构、所述源极和所述漏极上的接触孔开口是为了连接所述第一金属层，且所述第一金属层具有精心设计的厚度以完全填满在所述栅极结构、所述源极和所述漏极上的接触孔开口。

图20A、20B是分别说明图19的两种可能情况：(a)如果CG掩模步骤因为所述光刻错位公差而使光阻层1901向上偏移Δλ，则框架区GROC的上边缘UEGROC完全可以掩盖额外延伸区EER；(b)如果CG掩模步骤因为所述光刻错位公差而使光阻层1901向下偏移Δλ，则框架区GROC离所述渠道区较近，但不干扰所述渠道区(因为有预留的距离CBC(L)。本发明的重点是使框架区GROC的长度GROC(L)与设计目标保持一致，而不受任何光刻错位公差的影响，且几乎分别等于源极1704的长度S(L)和漏极1706的长度(L)。

在步骤230中，如图21所示，利用所述异向性蚀刻技术移除框架区GROC内的氮化层604以曝露出真栅极TG，如此将显示出导电金属栅极层(因为真栅极TG具有适当金属栅极材料)。另外，如图19所示，非常明显地光阻层1901形成一掩模图案(其中所述掩模图案就像是图19中的两个光阻层1901之间的条状图案)以定义用以显示真栅极TG的接触孔开口或凹槽。然而所述掩模图案仅用以定义所述接触孔开口的一维长度(例如，如图19所示的长度GROC(L))。另外，所述掩模图案的形状(例如条状)是不同于所述接触孔开口的形状(例如长方形或正方形)。

在半导体工艺中所使用的传统接触孔掩模中，有很多掩模图案应用于所述接触孔掩模，其中每个掩模图案都是长方形或正方形，以及这些掩模图案图形将基于光刻工艺被复制以定义连接到晶体管的栅极/漏极/源极的接触孔开口的二维长度。随着所述最小特征尺寸缩小，此时需要昂贵的极紫外光光刻设备，复杂的蚀刻技术，竭尽的接触孔开口，以及极端紧绷的设计规则来避免晶体管的栅极/漏极/源极和接触孔之间的未对准。然而，在本发明中，所述掩模图案仅用以定义所述接触孔开口的一维长度(例如，如图19所示的长度GROC(L))，而与所述接触孔开口的另一个维度的长度无关(因为所述接触孔开口的另一个维度的长度已被前述的自对准技术定义或控制。如此，本发明可轻易地控制上述未对准问题。

在步骤232中，如图22A所示，移除光阻层1901，然后移除旋涂介电层1801以曝露出源极1704、漏极1706和框架区GROC的顶部。沉积具有精心设计厚度的氧化层1802，然后利用所述异向性蚀刻技术蚀刻氧化层1802以在源极1704、漏极1706和框架区GROC的顶部的凹槽的四个侧壁上形成间隔层，其中每一间隔层具有宽度C-SP(L)。因此，自然建立的接触孔开口可分别在源极1704、漏极1706和框架区GROC上方形成。另外，图22A为所述金属氧化物半导体场效应晶体管的结构的横截面图，特别关注在所述栅极结构的延伸区CRMGAC、源极1704和漏极1706上的接触孔开口。另外，图22B是图22A所示的所述金属氧化物半导体场效应晶体管的俯视图。

如图18A所示，当移除旋涂介电层1801在源极1704和漏极1706上形成凹槽以曝露出源极1704和漏极1706时，在源极1704和漏极1706上的凹槽被化学气相沉积-浅沟槽隔离-第三氧化层1702的壁和真栅极TG的壁围绕，其中真栅极TG的壁包含第三氧化间隔层1502和氮化间隔层1506。因此，在本发明的另一实施例中，在图22A中，覆盖源极1704和漏极1706上的凹槽的四壁的氧化层1802可被省略，而在图22B中，覆盖所述栅极结构的延伸区CRMGAC上的凹槽的四壁的氧化层1802也可被省略。

在步骤234中，如图23A所示，沉积具有精心设计厚度的第一金属层1902，其中第一金属层1902可填充上述所有接触孔，且根据芯片表面形貌形成光滑的平面。然后利用所述光刻掩模技术分别将上述接触孔开口之间全部连接起来以实现必要的第一金属层互连网(如图23A和图23B所示)。如果接触孔开口的长度或宽度等于或小于第一金属层1902的厚度的两倍，则在形成第一金属层1902的过程中，接触孔开口或凹槽很容易被第一金属层1902填满。如此，本发明可同时形成接触孔中的传统插销和第一金属层互连。

如图23A所示，第一金属层1902的宽度必须能完全覆盖所述接触孔开口，并且要预留给任何无法避免的光刻错位公差。也就是说对应所述源极(也就是源极1704)的第一金属层1902的宽度等于在源极1704上的接触孔开口的长度C-S(L)加上2Δλ，以及对应所述漏极(也就是漏极1706)的第一金属层1902的宽度等于在漏极1706上的接触孔开口的长度C-D(L)加上2Δλ。也就是说第一金属层1902的宽度等于所述凹槽的长度加上所述栅极结构的长度以在无法避免的光刻错位公差的情况下完全覆盖所述接触孔开口。另外，在两个最靠近的第一金属层互连之间的一最小空间1904不能小于λ。另外，如图23A所示，第一金属层1902填充所述凹槽且接触源极1704(漏极1706)，其中第一金属层1902从源极1704(漏极1706)向上延伸至一预定位置，且所述预定位置是高于氮化层604(也就是所述氮化帽层)的顶部。因此，第一金属层1902完成了所述栅极结构和所述源极/漏极的接点填充和插接任务，以及连接所有晶体管的直接互连功能。也就是说本发明无需使用昂贵且严格控制的传统接触孔掩模，也无需进行后续非常困难的接触孔开口钻孔工艺，其中所述接触孔开口钻孔工艺是在进一步缩小数十亿晶体管的水平几何尺寸方面时最困难的挑战。另外，本发明消除了在接触孔开口中制作金属插销和使用所述化学机械研磨技术实现具有复杂集成处理步骤的金属螺柱(例如在创建第零金属层结构中绝对需要的前沿技术)。另外，在本发明中，所有在所述栅极结构、所述源极和所述漏极上的接触孔开口都在对应的区域形成且具有较小的几何形状，而不是在周围的氧化隔离区的顶部形成(如此不仅实现了狭窄的接触孔开口而且允许浅沟槽隔离(shallow trench isolation,STI)区不受接触孔开口的影响，特别是当所述金属氧化物半导体场效应晶体管的工艺需要进一步缩小时，需要非常窄的间隔给浅沟槽隔离)。另外，图23B是图23A的俯视图。

图24是说明在所述水平方向上具有延伸且分离的多个鳍或指的另一微型化金属氧化物半导体场效应晶体管的俯视图。如图24所示，在所述多个鳍或指中的所有漏极通过第一金属层1902连接在一起，以及在所述多个鳍或指中的所有源极也通过第一金属层1902连接在一起。

在下面完成不同的微型化金属氧化物半导体场效应晶体管结构的几个实施例中，特别是在它们的源极/漏极结构上(在图18A描述的处理步骤之后)将被说明以涵盖所述微型化金属氧化物半导体场效应晶体管结构的更多种类。

图25A、25B分别说明在源极1704和漏极1706上形成接触孔开口阶段的所述金属氧化物半导体场效应晶体管的横截面图和俯视图。如图25A所示，因为在本发明的另一实施例中，不需要在源极1704上形成接触孔开口，所以仅有漏极1706上的旋涂介电层1801被移除，导致源极1704顶部的空间被旋涂介电层1801保护。沉积具有精心设计厚度的氧化层2501，然后利用所述异向性蚀刻技术蚀刻氧化层2501以在漏极1706上方所形成的接触孔开口的壁上形成间隔层。

然后如图26A(在此阶段的所述金属氧化物半导体场效应晶体管结构的横截面图)所示，沉积第一金属层2602以分别完全填充所述栅极结构的顶部和漏极1706的顶部上方的接触孔开口。然后利用所述光刻掩模技术分别将上述接触孔开口之间全部连接起来以实现必要的第一金属层互连网(如图26A和图26B所示)。另外，图26B是图26A所示的所述金属氧化物半导体场效应晶体管的俯视图。

图27是说明另一微型化金属氧化物半导体场效应晶体管的俯视图，其中图27所示的金属氧化物半导体场效应晶体管使用了用于漏极的多个且分离的鳍或指的布局设计。如图27所示，因为所述漏极可精确定义而无须光刻错位公差，以及通过具有精确几何形状的自对准技术可单独在所述漏极的范围内良好地形成接触孔开口，所以随后通过已定义的图案所形成的第一金属层可以直接连接所述多个的鳍或指。否则在现有技术所公开的多个鳍或指设计中，需要使用额外的漏极来连接所述多个鳍或指设计，其他所述额外的漏极称狗骨头漏极结构(dog-bone drain structure)。所述狗骨头漏极结构为传统的氧半场效应晶体管造成额外的面积和更多的寄生电容，并且需要额外的规则来限制所述栅极结构与所述狗骨漏极结构的边缘之间的距离，从而导致所述狗骨头漏极结构需要比本发明所公开的第一金属层2602直接连接所述多个的鳍或指的新方式更大的漏极面积。本发明所公开的实现使用第一金属层2602连接所述多个的鳍或指的非常紧凑的布局设计相信是第一次显示出给3D形状的三栅极晶体管(Tri-gate FET)结构或鳍式场效应晶体管(fin field-effecttransistor,FinFET)结构的紧凑布局和鳍或指设计，并明显突出其优势。这对于帮助缩放微型化的金属氧化物半导体场效应晶体管非常重要，所述微型化的金属氧化物半导体场效应晶体管使用多个非常窄的鳍或指，尤其是在三栅极晶体管(Tri-gate FET)结构或鳍式场效应晶体管(fin field-effect transistor,FinFET)结构。另外，如图27所示，当所述金属氧化物半导体场效应晶体管包含多个鳍或指时，每个鳍或指中的漏极在实体上彼此分开，以及第一金属层2602电连接在不同的鳍或指中的漏极。因此，本发明不会有所述狗骨头漏极结构。

类似于图25A、25B，图28A、28B也分别说明在源极和漏极上形成接触孔开口阶段的金属氧化物半导体场效应晶体管的横截面图和俯视图。然而如图28A所示，所述金属氧化物半导体场效应晶体管的源极和漏极可使用合并的半导体接面和金属导体结构(mergedsemiconductor junction and metal conductor(MSMC)structure)，其中所述合并的半导体接面和金属导体结构包含：(a)与基底102邻接的n+掺杂硅漏极/源极层(n+dopedsilicon drain/source layer(SDSL))，也就是n+掺杂硅源极2802和n+掺杂硅漏极2804，以及(b)在所述源极内的芯金属柱(core metal column,CMC)2806以及在所述漏极内的芯金属柱2808，其中芯金属柱2806可做为与n+掺杂硅源极2802连接的具有高导电奥姆接触(high-conductance ohmic contact)的主要连接路径，以及芯金属柱2808可做为与n+掺杂硅漏极2804连接的具有高导电奥姆接触的主要连接路径。

如图28A所示，以芯金属柱2806为例，芯金属柱2806的三个侧壁被深氧化层(deepoxide isolation,DOI)隔离，其中所述深氧化层即为浅沟槽隔离-第二氧化层1002，且所述深氧化层隔离通常用于三栅极晶体管(Tri-gate FET)结构或鳍式场效应晶体管(finfield-effect transistor,FinFET)结构和用于将n型金属氧化物半导体晶体管与相邻晶体管隔离。另外，芯金属柱2806的第四个侧壁面对所述渠道区，其中芯金属柱2806的第四个侧壁具有由氧化保护层(oxide guard layer),OGL)2810和n+掺杂硅源极2802组成的复合界面，且n+掺杂硅源极2802直接与轻掺杂漏极2814接触。

另外，如图28A所示，在所述漏极中的芯金属柱2808的底部也被氧化保护层2812保护，使得所述漏极中的芯金属柱2808与基底102完全电隔离。然后漏极中的芯金属柱2808的顶部可被设计用于连接第一金属层互连。另外，n+掺杂硅漏极2804也直接与轻掺杂漏极2816接触。另一方面，在所述源极中的芯金属柱2806是直接接触基底102，其中基底102可以电连接到预定的电平，例如地电平。如此，所述源极的顶部被旋涂电介层1801覆盖以避免连接所述第一金属层互连。另外，图28B是图28A所示的所述金属氧化物半导体场效应晶体管的俯视图。

如何在所述金属氧化物半导体场效应晶体管的源极和漏极中形成合并的半导体接面和金属导体结构(merged semiconductor junction and metal conductor(MSMC)structure)已由本发明的同一发明人于2020年8月12日提交的第16/991,044号美国专利申请(标题：TRANSISTOR STRUCTURE AND RELATED INVERTER)中公开，其中上述美国临时申请案的所有内容在此全文引用。

然后如图29A(在此阶段的所述金属氧化物半导体场效应晶体管结构的横截面图)，沉积第一金属层2902以分别完全填充所述栅极结构的顶部，以及n+掺杂硅漏极2804和芯金属柱2808的顶部上方的接触孔开口。然后利用所述光刻掩模技术分别将上述接触孔开口之间全部连接起来以实现必要的第一金属层互连网(如图29A和图29B所示)。另外，图29B是图29A所示的所述金属氧化物半导体场效应晶体管的俯视图。另外，图29C是说明另一微型化金属氧化物半导体场效应晶体管的俯视图，其中图27所示的金属氧化物半导体场效应晶体管使用了用于漏极的多个且分离的鳍或指的布局设计，且所述金属氧化物半导体场效应晶体管的漏极是通过所述第一金属层互连(也就是第一金属层2902)连接。

本发明接下来的实施例采用了上述原理，其中唯一的区别在于如何以另一种方式形成间隔层和接触孔开口。接续图9A，如图30(a)所示，移除栅极掩模层802，接着沉积浅沟槽隔离-第二氧化层3002以填满沟槽902和水平硅表面HSS上方的所有空缺。然后通过所述化学机械研磨技术平坦化浅沟槽隔离-第二氧化层3002以使浅沟槽隔离-第二氧化层3002的顶部和旋涂介电层702的顶部以及氮化层604(在真栅极TG上方)的顶部平齐。另外，图30(b)是图30(a)所示的所述金属氧化物半导体场效应晶体管的俯视图。

如图31(a)所示，移除旋涂介电层702。沉积第三氧化层以围绕真栅极TG和浅沟槽隔离-第二氧化层3002，然后利用所述异向性蚀刻技术回蚀所述第三氧化层以形成第三氧化间隔层3102。接着在基底102中形成轻掺杂区，并且在所述轻掺杂区上执行快速热退火以在真栅极TG旁边形成轻掺杂漏极3104。然后沉积氮化层以围绕真栅极TG和浅沟槽隔离-第二氧化层3002，然后利用所述异向性蚀刻技术回蚀所述氮化层以形成氮化间隔层3106。接着移除在原先存在的旋涂介电层702之下的介电绝缘层402。另外，另外，图31(b)是图31(a)所示的所述金属氧化物半导体场效应晶体管的俯视图。

接着如图32(a)所示，通过使用露出的水平硅表面HSS区域作为硅晶种，利用所述选择性外延生长技术只在露出的水平硅表面HSS上方生成本质硅3202，其中本质硅3202的高度与氮化层604的顶部平齐，以及氮化层604在真栅极TG的顶部上方。因为本质硅3202的两边被夹在浅沟槽隔离-第二氧化层30022和真栅极TG之间，以及本质硅3202的另外两边面对着所述主动区的崖壁边缘上方的空气(其中所述主动区仍然被介电绝缘层402覆盖并且在相邻的浅沟槽隔离-第一氧化层306的上方)，所以和如图16A所示的本质硅1602不同的是通过所述选择性外延生长的本质硅3202的形状可以更好的被控制。然后沉积化学气相沉积-浅沟槽隔离-第三氧化层3204(如图32(b)所示)以填满所有空缺，且通过所述化学机械研磨技术平坦化使化学气相沉积-浅沟槽隔离-第三氧化层3204的顶部和氮化层604(在真栅极TG的顶部上方)的顶部平齐。另外，图32(b)是图32(a)所示的所述金属氧化物半导体场效应晶体管的俯视图。

如图33A所示，移除本质硅3202以曝露出对应源极(n+源极)3302和对应漏极(n+漏极)3304区域的水平硅表面HSS，其中源极3302和漏极3304被化学气相沉积-浅沟槽隔离-第三氧化层3204的两壁，在浅沟槽隔离-第二氧化层3002上的氮化间隔层3106的一壁，以及围绕真栅极TG的氮化间隔层3106的一壁所围绕。任何能形成所述金属氧化物半导体场效应晶体管的源极3302和漏极3304的现有技术都可用水平硅表面HSS来实现源极3302和漏极3304的平坦面。之后沉积旋涂介电层3306来填补源极3302和漏极3304上的空缺，然后回蚀旋涂介电层3306以使旋涂介电层3306的顶部和真栅极闸TG上方的氮化层604的顶部平齐。另外，图33B是图33A的俯视图。

如图34A(俯视图)所示，执行CG光刻掩模步骤，从而形成光阻层3402以露出部分栅极延伸区。然后如图34B(俯视图)所示，利用所述异向性蚀刻技术蚀刻位于露出的栅极延伸区顶部的氮化层604以曝露出在氮化层604下方的金属接触3404。然后如图35A所示，移除光阻层3402，以及蚀刻位于源极3302和漏极3304上方的旋涂介电层3306以形成接触孔开口，然后沉积氧化间隔层3502以围绕位于源极3302和漏极3304上方的接触孔开口。

如图35A所示，因为化学气相沉积-浅沟槽隔离-第三氧化层3204的两壁，在浅沟槽隔离-第二氧化层3002上的氮化间隔层3106，以及围绕真栅极TG的氮化间隔层3106像是四个侧壁一样都高于水平硅表面HSS，所以另一种精心设计的四个氧化间隔层3502(称为用于接触孔的氧化间隔层(oxide spacer for contact hole,oxide-SCH))可被新创造出来以覆盖所述四个侧壁。因此，所述接触孔开口是以自对准的方式自然的形成，而不需要利用任何用来制造所述接触孔开口的蚀刻技术，并且通过用于所述接触孔的氧化间隔层(oxide-SCH)的合适设计(具有厚度tOSCH)，所述接触孔开口的长度可以分别小于距离GEBESI和距离GEBEDI的长度。本发明创新的部分是所述接触孔开口的位置分别是在所述源极和所述漏极的边界的中央，并且所述接触孔开口的长度可以被设计成小于λ(因为接触孔的长度＝距离GEBESI的长度-2倍厚度tOSCH。因此例如，如果厚度tOSCH＝0.2λ以及距离GEBESI的长度＝λ，则接触孔的长度＝0.6λ)。根据本发明，所述自对准接触孔展示了最小的接触孔长度(其尺寸可小于λ)，其比任何现有技术的设计和通过所述光刻掩模技术及复杂蚀刻工艺所制造出来的接触孔开口的长度都还要小。另外，本发明省略了大部分难以控制的因素以及大部分用来定义和制造所述第一金属层接触的昂贵的掩模和后续钻挖所述接触孔开口的任务。另外，图35B是图35A所示的所述金属氧化物半导体场效应晶体管的俯视图，但图35B显示了在所述金属氧化物半导体场效应晶体管中的多个在水平方向上延伸且分离的鳍或指，其中图35B也显示出在所述多个分离的鳍或指上的所有漏极和源极。

如图32(a)所示，当移除本质硅3202形成所述接触孔开口且曝露出对应所述源极和所述漏极的水平硅表面HSS时，曝露所述源极和所述漏极的所述接触孔开口被化学气相沉积-浅沟槽隔离-第三氧化层3204的两壁，在浅沟槽隔离-第二氧化层3002上的氮化间隔层3106，以及围绕真栅极TG的氮化间隔层3106的壁围绕。因此，在本发明的另一实施例中，如图35A所示的覆盖化学气相沉积-浅沟槽隔离-第三氧化层3204的两壁，在浅沟槽隔离-第二氧化层3002上的氮化间隔层3106，以及围绕真栅极TG的氮化间隔层3106的壁的氧化间隔层3502可被省略，而覆盖图35B中暴露栅极金属的开口的氧化间隔层3502也可被省略。

图36A是说明在沉积一第一金属层材料(例如金属覆盖的硅化物)以填满所述接触孔开口后，利用所述光刻掩模技术定义第一金属层3602的示意图。如图36A所示，第一金属层3602必须具有精确控制尺寸的宽度，其中第一金属层3602的宽度必须能完全覆盖所述接触孔开口，并且要预留给任何无法避免的光刻错位公差。也就是说对应所述源极的第一金属层3602的宽度等于所述接触孔开口(在所述源极上)的长度C-S(L)加上2Δλ，以及对应所述漏极的第一金属层3602的宽度等于所述接触孔开口(在所述漏极上)的长度C-D(L)加上2Δλ。如果所述接触孔开口的长度可以控制在0.6λ(其应该可被控制，因为由前述说明的计算可得知所述接触孔内的氧化间隔层3502的尺寸可被精心控制)，则第一金属层3602的宽度可以小至所述接触孔开口的长度和2Δλ的总和(如果在本发明一实施例中，Δλ＝0.5λ，所述接触孔开口的长度＝0.6λ，则为了在无法避免的光刻错位公差下还能完全覆盖所述接触孔开口，第一金属层3602的宽度可以窄至1.6λ)。根据本发明，窄至1.6λ的第一金属层3602的宽度可以是所述第一金属层互连的最小宽度之一。另外，在两个最靠近的第一金属层互连之间的最小空间3604不能小于λ。另外，本发明重要的优点是几乎每个关键的尺寸，例如距离GEBESI和距离GEBEDI的长度、接触孔开口的长度、和所述第一金属层互连的宽度都可以被精确的控制，而不受不确定的光刻错位公差所影响。如此，基于关键尺寸的一致性，可以确保每个关键的尺寸的重现性、质量和可靠性。另外，图36B是图36A所示的所述金属氧化物半导体场效应晶体管的俯视图，但图36B显示了在所述金属氧化物半导体场效应晶体管中的多个在水平方向上延伸且分离的鳍或指。另外，如图36B所示，在所述多个鳍或指中的所有漏极通过第一金属层3602连接在一起，以及在所述多个鳍或指中的所有源极也通过第一金属层3602连接在一起。

综上所述，本发明可精准地控制所述金属氧化物半导体场效应晶体管的所述源极(或所述漏极)的尺寸到和所述最小特征尺寸一样小，且具有形成在所述栅极结构和所述源极(或所述漏极)上方具有小于所述最小特征尺寸的线性尺寸的接触孔。通过自对准微型化接触使所述第一金属层互连(M1层)直接连接所述栅极结构、所述源极和所述漏极，而无需为所述第一金属层互连使用传统的接触孔开口掩模及/或第零金属层。本发明也可以应用于任何具有多端或多接触的半导体组件(例如晶体管，闸流晶体管(thyristor)等)，其中所述多端或所述多接触的任何部分也可通过自对准微型化接触直接连接，而无需为第一金属层互连使用传统的接触孔开口掩模及/或第零金属层。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。