一种源区自对准垂直沟道MOS集成电路单元及其实现方法

本发明涉及微电子技术和集成电路领域，尤其涉及一种自对准MOSFET结构及其制造方法。

从摩尔定律诞生[1]开始，几十年来，硅基集成电路一直遵循按比例缩小原则[2]，其功耗随工作电压VDD的减小而减小[3]。但随着集成电路技术的发展，硅器件尺寸的日益减小，摩尔定律已无法继续引领电子设备发展的节奏，许多科研工作者开始考虑从其他角度改进集成电路，从而延续摩尔定律。

FinFET，即鳍式场效应晶体管，该项技术由加州大学伯克利分校的胡正明教授于2000年正式发表论文提出[4]。FinFET的主要特点是，沟道区域是一个被栅极包裹的鳍状半导体，沿源漏方向的鳍的长度，为沟道长度。FinFET沟道一般是轻掺杂甚至不掺杂的，避免了离散的掺杂原子的散射作用，同重掺杂的平面器件相比，载流子迁移率将会大大提高。另外，与传统的平面CMOS相比，FinFET的半环栅鳍形结构增加了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟效应，减小亚阈值漏电流。由于短沟效应的抑制和栅控能力的增强，FinFET器件可以使用比传统更厚的栅氧化物，使得FinFET器件的栅漏电流也会减小。FinFET在22nm技术节点后取代了传统的平面CMOS开始被各大芯片生产商选择，目前7nm工艺己经实现量产[5]，正处于开发5nm[6]，甚至3nm工艺技术的阶段[7]。然而，FinFET的结构尽管已经开始利用纵向维度上的空间，但利用的不够，且在导通时只具有三面沟道，还有提升空间。并且为了达到集成电路理想的工作电流，实现速度和性能的提升，在某些情况下，常常需要多个FinFET级联以达到需求。另一方面，其制备工艺依旧依赖多次曝光等方法实现超小尺寸工艺，即在小尺寸下依旧需要较为复杂光刻工艺实现。

随着集成电路器件逐年缩小，开发先进技术的变化成为前所未有的挑战，尤其是对于10nm以下的节点。在半导体加工中，薄膜沉积和等离子刻蚀是重要的步骤，但是它们的传统方法现在面临许多挑战[8]。分子束外延技术是在半导体工艺中近年来发展起来的一项新技术，它是在超高真空条件下，类似于真空蒸发镀把构成晶体的各个组分和予掺杂的原子(分子)，以一定的热运动速度，按一定的比例从喷射炉中喷射到基片上去进行晶体外延生长而制备单晶膜的一种方法，简称MBE法[9]。

在平面工艺里，MOSFET在栅与源、漏电极之间存在着两个未被栅极调制(un-gated)的连接区域(LA)，LA会形成连接电阻(RA)。RA是限制短沟道MOSFET性能的关键因素之一，比如，减小源漏电流(Ids)和跨导(gm)、降低频率性能[10-14]。为减少RA(LA)，平面工艺中将常规光刻工艺改善为栅自对准工艺，可以大大减少LA。但对于类似FinFET的晶体管结构，常规的平面自对准工艺难以运用到立体的鳍型结构中，即使可以实现也要增加许多复杂的工艺步骤，例如自我校准四重图形技术(SAQP)[15]。

在本专利提出之前，已有的基于FinFET的传统CMOS基本单元对于纵向维度的开发与利用仍然不够，在同等制程下，专利号为CN201911306288.4的中国发明专利：一种新型互补MOS集成电路基本单元[16]所提出的新型CMOS基本单元，该器件的四面沟道均可导电，相比于FinFET基本单元，具有更高的电流密度，性能更好。本发明专利改良了该发明的器件结构和制造工艺，同时由于更多地利用纵向上的空间，也通过源区自对准的特殊工艺，免去了器件表面开孔的面积占用，每个器件在平面维度上几乎只占用了源栅漏电极的有效区域，而不需要多余的面积占用，集成度大大提高。此外，基于FinFET的传统CMOS基本单元受制于光刻机曝光精度的影响，需要多次曝光，从而集成度和成品率都大大降低；而本专利所提出的结构，其沟道长度由外延决定与曝光精度无必然联系，理论上可以通过该技术不断缩小沟道长度。

参考文献：

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[16]李平，廖永波，胡兆晞等.一种新型互补MOS集成电路基本单元[P].中国，发明专利，申请号：CN201911306288.4.2019年11月30日.

本发明所要解决的技术问题是：提供一种新型垂直沟道MOS基本单元结构，以其特殊的源区自对准工艺制造，实现在大规模集成电路应用中集成度的显著提高。

本发明解决所述技术问题所提出的改良结构是：采用一种新型的槽栅纵向MOS结构，除源栅漏三个电极区域长有接触金属，其余表面区域生长有致密的氧化层；以NMOS晶体管为例，纵向上从下往上依次是N+、N-、P+和N+，分别设置为漏极区域、N-缓冲区、沟道区域以及源极区域；在水平面上，源极居中，而四周环绕着栅极区域，栅极与沟道之间设置有栅介质层，栅极通过刻槽填充多晶硅开孔连接金属引出，底部漏极可通过硅通孔或刻槽的方式从外侧引出。

所述源极区域材料可以是单晶Si(离子注入掺杂)，也可以是单晶Ge、多晶Ge、赝晶Ge、一定成分比例SiGe、TWS(碲镉汞)、InP、InSb等窄禁带半导体材料；所述半导体沟道区为具有一定掺杂浓度的单晶硅材料。

本发明所述结构，N+区域(源极和漏极)的掺杂浓度最高，P+区域(栅极沟道区)的掺杂浓度次之，N-区域(轻掺杂漂移区)最低。普通的小尺寸晶体管由于平面工艺需要离子注入，通常沟道区掺杂浓度最低，因而在晶体管导通时耗尽区多向沟道偏移；而本发明中结构轻掺杂漂移区掺杂浓度较沟道区低，可以在导通时让大部分耗尽区向缓冲区偏移。

其实现方法上利用源区自对准技术，以达到更高精度的源栅连接，减小RA，同时避免在源极开孔，传统MOS管开孔所需面积常大于5λ2(λ为单位最小沟道长度)，本发明所采用的源区自对准技术可以实现大大减少栅极和源极面积(约为λ2)，提高集成电路的集成度，并且工艺步骤简单易实现，成品率高。利用氮化硅作为牺牲层掩膜，进行栅极图形光刻，以实现源区自对准，既减少了光刻次数，又避免了因光刻套刻精度产生的误差，这在纳米级工艺中尤为重要。

本发明的有益效果是：

1)采用外延或者MBE工艺生长有源区的半导体材料，均为常规半导体工艺；

2)类似于HBT结构，窄禁带半导体材料生长于源极，抑制寄生BJT效应(闩锁效应等)；V

3)在器件导通时具有四面沟道，可以有效的提高电流密度，减小导通电阻；

4)如不需要四面导电，在工艺中可应用选择性光刻技术生长所需要的沟道宽度W，易用于倒比管的制造；

5)沟道长度Lch不通过光刻定义，不受光刻精度的单一限制，可以获得比特征尺寸更小的沟道长度；

平面光刻精度可以略大于沟道长度，从而节省制造成本，且其光刻误差对晶体管的影响较小；

6)N+区域(源极和漏极)的掺杂浓度最高，P+区域(栅极沟道区)的掺杂浓度次之，N-区域(轻掺杂漂移区)最低，在沟道导通时，耗尽区向N-漂移区延伸，沟道电场减弱，BVDS提高，晶体管不易击穿，耐压更高；

7)本发明提出的MOS结构，由于沟道和轻掺杂漂移区使用的是纵向上的空间，在同等制程下，比现有的基于FinFET的CMOS基本单元面积更小；

8)本发明利用绝缘介质(例如氮化硅和二氧化硅)作为掩蔽层，进行源区自对准，避免源极和栅极多次光刻的套刻误差，同时减少了源区刻孔的面积浪费，集成度更高。

图1.为本发明的新型纵向MOS集成电路基本单元的一个三维立体图形的剖面示意图

图2.为本发明将一普通N-型外延片(图2左侧)外延P+和N+硅层生成新的外延片(图2右侧)的剖面示意图

图3.为本发明在图2外延片上生长一层绝缘掩蔽层(氮化硅)后的剖面示意图

图4.为本发明在生长好氮化硅的外延片上刻槽后的剖面示意图

图5.为本发明在刻槽后的硅片上进行槽内壁氧化后的剖面示意图

图6.为本发明在所刻浅槽中填充多晶硅的剖面示意图

图7.为本发明在硅片表面做CMP并刻蚀掉部分多晶硅后的剖面示意图

图8.为本发明氧化多晶硅或生长二氧化硅后的剖面示意图

图9.为本发明去除氮化硅暴露出源极区域的剖面示意图

图10.为本发明生长源极金属后的剖面示意图

图11.为本发明在生长完源极金属和完成栅极和漏极的生长后金属电极示意图与对应版图

注：刻蚀并生长栅极和漏极金属不在本发明重点阐述范围内，故未将其显现在工艺流程附图中。

参见图1

实施例1：新型纵向NMOS晶体管结构。

本实施例系本发明内容所述新结构纵向MOS晶体管，为更清晰展示本发明的晶体管(以NMOS晶体管为例)内部构造，本实施例展示了其三维立体结构的剖面示意图，如图1所示。除栅极、源极、漏极连接外接金属外，其余表面均覆盖有二氧化硅膜，在纵向上从下往上依次是N+、N-、P+和N+，分别设置为漏极区域、N-缓冲区、沟道区域以及源极区域；在水平面上，源极居中，而四周环绕着栅极区域。栅极与沟道之间设置有栅介质层，栅电极通过在多晶硅区域开孔连接金属引出；底部漏极通过硅通孔或刻深槽的方式从外侧引出。源极区域的半导体材料可以是单晶Ge、多晶Ge、赝晶Ge、一定成分比例SiGe、TWS(碲镉汞)、InP、InSb等窄禁带半导体材料；所述半导体沟道区为具有一定掺杂浓度的单晶硅材料(可以是P型也可以是N型，本实施例以NMOS管为例)。

参见图2-11

实施例2：新型纵向MOS基本单元的源区自对准工艺实现方法。

本实施例系介绍实施例1中的新型MOS基本单元的源区自对准工艺实现的具体流程：

第一步：如图2所示，首先在N-型外延片(图2左侧)外延P+和N+硅层生成新的外延片(图2右侧)，外延层厚度根据所需沟道长度和缓冲区厚度决定；

第二步：生长完有源区之后再在表面生长一层绝缘介质作为牺牲层，如图3所示；

第三步：根据设计版图在光刻刻蚀后刻浅槽至N-层上表面以下，如图4所示；

第四步：为硅片做全表面氧化后，目的是将所刻槽内壁氧化，形成栅氧化层，如图5所示；

第五步：将多晶硅填入浅槽中并做CMP，如图6所示；

第六步：一种方法是高温氧化表面多晶硅并用湿法刻蚀除掉表面被氧化的多晶硅生成一个浅浅的凹槽；另一种方法是利用选择性刻蚀气体，直接刻蚀掉多晶硅而保留氮化硅(要求刻蚀多晶硅的速率远大于刻蚀氮化硅)，形成表面的浅凹槽；凹槽上表面须等于或低于源极N+表面，如图7所示。

第七步：再次氧化多晶硅或者直接生长SiO2(作栅源隔离)并去除氮化硅，暴露出源极区域(这里只讨论源极工艺)，得到如图8、图9所示剖面。

第八步：最后再生长连接金属，得到如图10所示剖面；在生长完金属再处理栅极和漏极，栅极表面氧化层开孔填充栅极连接金属，在某个区域开通孔填充二氧化硅和漏极连接金属，金属电极示意图与对应平面版示意图如图11所示。