一种降低插入损耗的电路板结构、制造方法及电子设备与流程

1.本技术涉及芯片封装技术领域，尤其涉及一种降低插入损耗的电路板结构、制造方法及电子设备。

背景技术：

2.芯片封装包括芯片和封装基板。目前，传统的方案在将芯片封装与数据端口连接时，将芯片封装和数据端口分别设置于印制电路板(printed circuit board，pcb)的表面，通过pcb的高速走线连接芯片封装的封装基板和数据端口。
3.但是随着112g+(112gbps+，每秒传输112千兆比特及以上的数据量)产品的开发与演进，应用芯片封装的系统的数据传输速率与数据传输量急剧上升，导致芯片的尺寸增大。芯片尺寸增大，又使得所需的封装基板增大，导致封装基板内的传输链路长度提升，也即封装基板的插入损耗增加。
4.对于以上利用pcb连接封装基板和数据端口的方案，为了降低封装基板的插入损耗，需要最大限度压缩pcb的走线长度，并使用厚介质、低传输损耗的pcb板材，使得pcb的成本提升，可靠性降低。

技术实现要素：

5.为了解决上述问题，本技术提供了一种降低插入损耗的电路板结构、电路板结构的制造方法及电子设备，便于降低芯片封装的尺寸，进而降低封装基板的插入损耗，并且降低了电路板的成本，提升了电路板的可靠性。
6.第一方面，本技术提供了一种降低插入损耗的电路板结构，该降低插入损耗的电路板结构包括芯片封装、第一电路板和第二电路板。其中，芯片封装包括芯片和封装基板，芯片和封装基板电连接。芯片封装位于第一电路板上，第一电路板出线时采用密集脚距，第一电路板与第二电路板电连接。第一电路板包括第一传输链路，第二电路板包括第二传输链路，第一传输链路的传输速率高于第二传输链路的传输速率，也即类载板用于承载高速链路，第二电路板用于承载低速链路。
7.本技术实施例提供的降低插入损耗的电路板结构，在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，因为第一电路板出线时采用密集脚距(fine pitch)，提升了出线时的布线密度，降低了封装基板与第一电路板连接时，封装基板的底面面积受到布线密度的限制，因此便于封装基板缩小面积，也即便于芯片封装缩小尺寸，进而降低封装基板的插入损耗。高速链路由类载板承载后，其余的低速链路由第二电路板承载，降低了对第二电路板的材料要求和组装难度，提升了第二电路板的可靠性，使得第二电路板可以使用成本较低的材料，因此还可以降低成本。
8.在一种可能的实现方式中，第一电路板为类载板(substrate-like pcb，slp)。
9.类载板支持密集脚距的设计，出线能力强，搭载芯片封装时，pitch可以做到0.65mm及以下，提升了高速链路的布线密度，以便于芯片封装的尺寸缩小。
10.在一种可能的实现方式中，第一电路板内埋设滤波模组，滤波模组用于滤波。具体的，滤波模组可以用于对芯片封装的电源进行滤波。随着芯片的数据处理量与数据处理速率的增大，芯片的功耗也逐渐增大，使得芯片的供电需求规格增加，芯片工作时的电流增大，因此需要对为芯片供电的电源进行滤波，以确保芯片工作的稳定性。此外，滤波模组还可以用于电路中的高频干扰信号。
11.在一种可能的实现方式中，滤波模组包括电感或电容中的至少一种。当滤波模组中包括电容时，电容的数量可以为一个或多个，当包括多个电容时，多个电容并联连接。
12.在一种可能的实现方式中，第二电路板包括第一槽位。第一电路板全部嵌入第一槽位，或第一电路板部分嵌入第一槽位。
13.当第一电路板全部嵌入第一槽位时，此时第一电路板与第二电路板连接的稳定性高，还降低了电路板结构的高度，也即减少了电路板结构的体积。第一电路板上表面的水平高度可以低于第二电路板上表面的水平高度，或者第一电路板的上表面和第二电路板的上表面处于同一水平高度，本技术对此不作具体限定。
14.当第一电路板部分嵌入第一槽位时，第一电路板上表面的水平高度高于第二电路板上表面的水平高度，能够提升第一电路板的散热速度。
15.在一种可能的实现方式中，第一电路板和第二电路板之间通过第一连接部连接，第一连接部为金属焊球、烧结、金属结构件或插接端子等中的任意一种。
16.其中，当第一连接部为金属焊球时，第一电路板和第二电路板之间采用焊接的方式实现组装；当第一连接部为金属结构件或插接端子时，第一电路板和第二电路板之间采用压力接触的方式实现组装；当第一连接部为烧结时，第一电路板和第二电路板之间采用低温烧结的方式组装。
17.在一种可能的实现方式中，降低插入损耗的电路板结构还包括第三电路板，第三电路板内埋设滤波模组。第三电路板位于第一电路板和第二电路板之间，滤波模组可以用于对芯片封装的电源进行滤波。
18.随着芯片的数据处理量与数据处理速率的增大，芯片的功耗也逐渐增大，使得芯片的供电需求规格增加，芯片工作时的电流增大，因此需要对为芯片供电的电源进行滤波，以确保芯片工作的稳定性。
19.在一种可能的实现方式中，第三电路板为类载板。
20.类载板用于承载高速链路，支持密集脚距的设计，提升了高速链路的布线密度，能够配合第一电路板进行布线，进而降低了滤波时的损耗。
21.在一种可能的实现方式中，滤波模组包括电感或电容中的至少一种。
22.当滤波模组中包括电容时，电容的数量可以为一个或多个，当包括多个电容时，多个电容并联连接。
23.在一种可能的实现方式中，第二电路板包括第一槽位。第一电路板上表面的水平高度高于第二电路板上表面的水平高度。第三电路板全部嵌入第一槽位，或第三电路板部分嵌入第一槽位。
24.当第三电路板全部嵌入第一槽位时，此时第三电路板与第二电路板连接的稳定性高，还降低了电路板结构的高度，也即减少了电路板结构的体积。第三电路板上表面的水平高度可以低于第二电路板上表面的水平高度，或者第三电路板的上表面和第二电路板的上
表面处于同一水平高度，本技术对此不作具体限定。
25.当第三电路板部分嵌入第一槽位时，第三电路板上表面的水平高度高于第二电路板上表面的水平高度，能够提升第三电路板的散热速度。
26.在一种可能的实现方式中，第二电路板包括第一槽位。第三电路板全部嵌入第一槽位。第一电路板全部嵌入第一槽位，或第一电路板部分嵌入第一槽位。
27.当第一电路板全部嵌入第一槽位时，此时第三电路板与第二电路板连接的稳定性高。第一电路板上表面的水平高度可以低于第二电路板上表面的水平高度，或者第一电路板的上表面和第二电路板的上表面处于同一水平高度，本技术对此不作具体限定。
28.当第一电路板部分嵌入第一槽位时，第一电路板上表面的水平高度高于第二电路板上表面的水平高度，能够提升第一电路板的散热速度。
29.在一种可能的实现方式中，第一电路板和第三电路板之间通过第二连接部连接，第三电路板和第二电路板之间通过第三连接部连接。第二连接部或第三连接部为金属焊球、烧结、金属结构件或插接端子中的任意一种。
30.其中，当第二连接部或第三连接部为金属焊球时，第一电路板和第二电路板之间采用焊接的方式实现组装；当第二连接部或第三连接部为金属结构件或插接端子时，第一电路板和第二电路板之间采用压力接触的方式实现组装；当第二连接部或第三连接部为烧结时，第一电路板和第二电路板之间采用低温烧结的方式组装。
31.第二连接部和第三连接部可以采用相同的实现方式，或者采用不同的实现方式，本技术实施例对此不作具体限定。
32.在一种可能的实现方式中，第一电路板还包括一个或多个数据端口，一个或多个数据端口通过第一传输链路与芯片封装连接。
33.在一种可能的实现方式中，一个或多个数据端口包括板载光学连接组件obo或输入输出端口中的任意一种。
34.第二方面，本技术还提供了一种电子设备，该电子设备应用了以上任意一种实现方式提供的降低插入损耗的电路板结构，还包括电源。电源用于为芯片供电。
35.该电子设备应用的降低插入损耗的电路板结构，在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，因为第一电路板采用密集脚距出线，提升了出线时的布线密度，降低了封装基板与第一电路板连接时，封装基板的底面面积受到布线密度的限制，因此便于封装基板缩小面积，也即便于芯片封装缩小尺寸，进而降低封装基板的插入损耗。高速链路由类载板承载后，其余的低速链路由第二电路板承载，降低了对第二电路板的材料要求和组装难度，提升了第二电路板的可靠性，使得第二电路板可以使用成本较低的材料，因此还降低了第二电路板的成本，也即降低了电子设备的硬件成本，提升了电子设备的可靠性。
36.在一种可能的实现方式中，电源为多相降压电路。
37.多相降压电路包括并联的多路降压电路，多路降压电路的输出端并联连接为芯片进行供电，此时各相降压电路的电流汇集在干路，进而为芯片提供足够大的工作电流。多相降压电路中的滤波电感和/或滤波电容可以集成在滤波模组中，一并埋设于第一电路板或第三电路板中。
38.在一种可能的实现方式中，电子设备为路由器、交换机、服务器或数据中心集设
备等中的任意一种，也即电子设备应用于大传输容量、高传输速率的场景，对高速传输链路的损耗要求严苛，因此利用本技术提供的技术方案，提升了电子设备应用于以上场景中的时的性能。
39.第三方面，本技术还提供了一种电路板结构的制造方法，用于制造以上实现方式提供的降低插入损耗的电路板结构，该制造方法包括以下步骤：
40.在第一电路板采用密集脚距出线，并在第一电路板上布设第一传输链路；
41.在第二电路板上布设第二传输链路，第一传输链路的传输速率高于第二传输链路的传输速率；
42.将第一电路板与第二电路板电连接，再将芯片封装与第一电路板电连接；
43.或者，将芯片封装与第一电路板电连接后，将第一电路板与第二电路板电连接。
44.利用该制造方法制造的电路板结构，在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，因为第一电路板出线时采用密集脚距(fine pitch)，提升了出线时的布线密度，降低了封装基板与第一电路板连接时，封装基板的底面面积受到布线密度的限制，因此便于封装基板缩小面积，也即便于芯片封装缩小尺寸，进而降低封装基板的插入损耗。高速链路由类载板承载后，其余的低速链路由第二电路板承载，降低了对第二电路板的材料要求和组装难度，提升了第二电路板的可靠性，使得第二电路板可以使用成本较低的材料，因此还可以降低成本。
45.在一种可能的实现方式中，第一电路板为类载板。
46.在一种可能的实现方式中，将第一电路板与第二电路板电连接前，方法还包括：
47.在第一电路板内埋设滤波模组；
48.或者，在将芯片封装与第一电路板电连接前，方法还包括：
49.在第一电路板内埋设滤波模组；滤波模组用于进行滤波。
50.在一种可能的实现方式中，将第一电路板与第二电路板电连接之前，方法还包括：
51.在第二电路板上开第一槽位；
52.将第一电路板与第二电路板电连接，具体包括：
53.将第一电路全部嵌入第一槽位，或者将第一电路板部分嵌入第一槽位。
54.在一种可能的实现方式中，将第一电路板与第二电路板电连接，具体包括：
55.利用第一连接部将第一电路板和第二电路板电连接，第一连接部为以下中的任意一种：
56.金属焊球、烧结、金属结构件或插接端子。
57.在一种可能的实现方式中，将第一电路板与第二电路板电连接前，方法还包括：
58.在第三电路板内埋设滤波模组，滤波模组用于进行滤波；
59.将第一电路板与第二电路板电连接，具体包括：
60.将第三电路板设置在第一电路板与第二电路板之间，以使第一电路板通过第三电路板后与第二电路板电连接。
61.在一种可能的实现方式中，第三电路板为类载板。
62.在一种可能的实现方式中，将第一电路板与第二电路板电连接之前，方法还包括：
63.在第二电路板上开第一槽位；
64.将第一电路板与第二电路板电连接，具体包括：
65.将第三电路板全部嵌入第一槽位，或将第三电路板部分嵌入第一槽位。
66.在一种可能的实现方式中，将第一电路板与第二电路板电连接之前，方法还包括：
67.在第二电路板上开第一槽位；
68.将第一电路板与第二电路板电连接，具体包括：
69.将第一电路板全部嵌入第一槽位，或将第一电路板部分嵌入第一槽位。
70.在一种可能的实现方式中，将第一电路板与第二电路板电连接，具体包括：
71.利用第二连接部将第一电路板和第三电路板电连接；
72.利用第三连接部将第二电路板和第三电路板电连接，第二连接部或为以下中的任意一种：
73.金属焊球、烧结、金属结构件或插接端子。
附图说明
74.图1为现有技术提供的一种芯片封装与数据端口的连接示意图；
75.图2为本技术实施例提供的一种降低插入损耗的电路板结构的示意图；
76.图3a为本技术实施例提供的另一种降低插入损耗的电路板结构的示意图；
77.图3b为本技术实施例提供的又一种降低插入损耗的电路板结构的示意图；
78.图4为本技术实施例提供的再一种降低插入损耗的电路板结构的示意图；
79.图5为本技术实施例提供的另一种降低插入损耗的电路板结构的示意图；
80.图6为本技术实施例提供的又一种降低插入损耗的电路板结构的示意图；
81.图7为本技术实施例提供的再一种降低插入损耗的电路板结构的示意图；
82.图8为本技术实施例提供的另一种降低插入损耗的电路板结构的示意图；
83.图9为本技术实施例提供的一种电路板结构的制造方法的流程图；
84.图10为本技术实施例提供的另一种电路板结构的制造方法的流程图；
85.图11为本技术实施例提供的又一种电路板结构的制造方法的流程图；
86.图12为本技术实施例提供的再一种电路板结构的制造方法的流程图；
87.图13为本技术实施例提供的一种电子设备的示意图。
具体实施方式
88.为了使本技术领域的人员更清楚地理解本技术方案，下面首先说明本技术提供的技术方案的应用场景。
89.对于交换机、路由器和数据中心集等大传输容量、高传输速率的场景，目前应用112g+高速系统架构，随着数据传输量和输出传输速率的提升，导致使用的芯片的尺寸增大，芯片的封装基板的尺寸也相应增加，同时高速系统架构对高速传输链路的损耗要求更加严苛。芯片与封装基板的增大，使得封装基板的插入损耗增加，为了提升芯片封装的性能，需要在最大限度上减小插入损耗。
90.参见图1，该图为现有技术提供的一种芯片封装与数据端口的连接示意图。
91.图示的芯片封装包括芯片101与封装基板102。
92.芯片101和封装基板102之间电连接，本技术对芯片101和封装基板102之间的连接方式不作具体限定。
93.封装基板102内包括传输链路，封装基板102内的传输链路的传输损耗也即封装基板102的插入损耗，封装基板102的插入损耗为芯片封装插入损耗的重要部分，因此降低封装基板102的插入损耗，也即能够有效降低芯片封装插入损耗。
94.图示方案在pcb20上直接搭载芯片封装，通过pcb20内的走线21连接封装基板102与数据端口30，由于封装基板102与芯片101连接，因此也即实现了芯片101与数据端口30之间的连接。
95.目前的方案在pcb20上搭载芯片封装时，通常采用球栅阵列(ball grid array，bga)封装，并且通常采用0.9毫米(mm)的脚距(pitch)。其中，pitch指板面两个相邻的连接单元的中心间之距离，pitch越小，连接单元可以布局的越紧密，连接线相应可以布局越紧密。
96.而当bga封装的pitch为0.9mm时，对应搭载的芯片的pitch也需要为0.9mm，因此限制了芯片封装的尺寸，使得芯片封装的尺寸需要做到110mm*110mm左右；同时，此封装尺寸下，封装基板内的走线总长度达到40mm及以上，仅封装基板的走线的插入损耗就达到8分贝(db)以上，使得芯片封装整体的插入损耗大，无法满足高速系统架构对高速传输链路的损耗要求。
97.而为了尽量降低系统整体的损耗，只能最大限度上降低pcb20的走线21的损耗，需要最大限度上压缩走线21的长度，并使用厚介质、低损耗的板材，使得pcb的可靠性风险和成本均急剧增加。
98.为了解决以上问题，本技术提供了一种降低插入损耗的电路板结构、电路板结构的制造方法及电子设备。该降低插入损耗的电路板结构包括芯片封装、第一电路板和第二电路板。芯片封装包括芯片和封装基板，芯片和封装基板电连接。芯片封装位于第一电路板上，第一电路板采用密集脚距出线，第一电路板与第二电路板电连接。第一电路板包括第一传输链路，第二电路板包括第二传输链路，第一传输链路的传输速率高于第二传输链路的传输速率。本方案在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，因为第一电路板支持密集脚距的设计，提升了高速链路的布线密度，因此便于芯片封装缩小尺寸，进而降低封装基板的插入损耗。高速链路由类载板承载后，其余的低速链路由第二电路板承载，降低了对第二电路板的材料要求和组装难度，提升了第二电路板的可靠性，使得第二电路板可以使用成本较低的材料，因此还可以降低成本。
99.为了使本技术领域的人员更清楚地理解本技术方案，下面将结合本技术实施例中的附图，对本技术实施例中的技术方案进行描述。
100.本技术说明中的“第一”、“第二”等用词仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量
101.在本技术中，除非另有明确的规定和限定，术语“连接”应做广义理解，例如，“连接”可以是固定连接，也可以是可拆卸连接，或成一体；可以是直接连接，也可以通过中间媒介间接连接。
102.本技术实施例提供了一种降低插入损耗的电路板结构，下面结合附图具体说明。
103.参见图2，该图为本技术实施例提供的一种降低插入损耗的电路板结构的示意图。
104.图示的降低插入损耗的电路板结构包括：芯片封装、第一电路板40和第二电路板20。
105.其中，芯片封装包括芯片101和封装基板102。
106.芯片101和封装基板102电连接，本技术实施例对芯片101和封装基板102的连接方式不作具体限定。
107.第一电路板40采用密集脚距(fine pitch)出线。密集脚距一般指板面两个相邻的连接单元的中心间之距离小于或等于0.65mm，使得连接单元的布局紧密，连接线相应可以布局紧密。当封装基板102和第一电路板40采用bga封装时，pitch即指两个相邻的焊球的中心间的距离。
108.芯片封装位于第一电路板40，第一电路板40堆叠在第二电路板20上。
109.第一电路板40与第二电路板20之间电连接。
110.第一电路板40包括第一传输链路201，第二电路板包括第二传输链路202。
111.其中，第一传输链路201的传输速率高于第二传输链路202的传输速率。
112.也即第一电路板40用于承载高速链路，第二电路板20用于承载低速链路。
113.本技术实施例提供的降低插入损耗的电路板结构，在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，因为第一电路板采用密集脚距的方式进行出线，出线能力更强，搭载芯片封装时，bga封装的pitch可以做到0.65mm及以下，使得bga封装时的pitch大大减小，提升了高速链路的布线密度，从而使得芯片封装的尺寸可以进一步缩小，经测试表明，本技术方案可以将芯片封装的尺寸由传统方案的110mm*110mm缩小至80mm*80mm，将封装基板内的走线长度由传统方案的40mm缩短至20mm，使得封装基板的插入损耗降低50％。
114.此外，当高速链路由第一电路板承载后，其余的低速链路可以由第二电路板承载，降低了对第二电路板的材料要求和组装难度，第二电路板不再需要使用厚介质、低损耗的板，而可以使用成本较低的非高速板材，因此还降低了成本与组装难度，提升了第二电路板的可靠性。
115.下面结合具体的实现方式进行说明。
116.继续参见图2，第一电路板40上还搭载了数据端口30，本技术实施例对第一电路板40上搭载的数据端口的数量不作具体限定。
117.第一电路板40采用类载板(substrate-like pcb，slp)，类载板采用了类载板工艺制作，主要使用的是增层工艺法，相较于传统的pcb，能够做到pitch更小且出线的线宽更细，进而提升了出线的密度。
118.数据端口30可以为输入输出(input/output，i/o)端口或板载光学连接组件(on-board optics，obo)等类型，本技术实施例对此不作具体限定。
119.数据端口30通过第一传输链路201与芯片封装连接，也即数据端口30与芯片封装之间通过高速链路连接。
120.第一电路板40和第二电路板20之间通过第一连接部50连接。
121.第一连接部50可以为金属焊球、烧结(sintering)、金属结构件或插接端子等中的任意一种，本技术实施例对此不作具体限定。
122.其中，当第一连接部50为金属焊球时，第一电路板40和第二电路板20之间采用焊接的方式实现组装，该方式可以将第一电路板40和第二电路板20之间进行牢固的连接。
123.当第一连接部50为金属结构件或插接端子时，第一电路板40和第二电路板20之间
采用压力接触的方式实现组装，减少了类载板的焊接次数，提升了可靠性。在一种可能的实现方式中，第一连接部50具体为pcb插座(socket)或者连接器。
124.当第一连接部50为烧结时，第一电路板40和第二电路板20之间采用低温烧结的方式组装。
125.利用以上的降低插入损耗的电路板结构，在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，由于第一电路板为类载板，支持密集脚距的出线设计，出线能力更强，搭载芯片封装时，bga封装的pitch可以做到0.65mm及以下，提升了高速链路的布线密度，从而使得芯片封装的尺寸可以进一步缩小，进而降低封装基板的插入损耗。当高速链路由类载板承载后，其余的低速链路可以由第二电路板承载，降低了对第二电路板的材料要求和组装难度，第二电路板不再需要使用厚介质、低损耗的板，而可以使用成本较低的非高速板材，因此还降低了成本与组装难度，提升了第二电路板的可靠性。
126.下面说明该降低插入损耗的电路板结构的另一种实现方式。
127.参见图3a，该图为本技术实施例提供的另一种降低插入损耗的电路板结构的示意图。
128.图3a所示的降低插入损耗的电路板结构包括芯片封装、第一电路板40和第二电路板20。
129.其中，芯片封装包括芯片101和封装基板102，芯片101和封装基板102电连接。
130.芯片封装位于第一电路板40，第一电路板40堆叠在第二电路板20上。
131.第一电路板40与第二电路板20之间电连接。
132.第一电路板40包括第一传输链路201，第二电路板包括第二传输链路202。其中，第一传输链路201的传输速率高于第二传输链路202的传输速率。也即第一电路板40用于承载高速链路，第二电路板20用于承载低速链路。
133.第一电路板40上还搭载了数据端口30，数据端口30可以为输入输出端口或板载光学连接组件等类型。
134.数据端口30通过第一传输链路201与芯片封装连接，也即数据端口30与芯片封装之间通过高速链路连接。
135.第二电路板20上还搭载了其它的负载器件60，本技术实施例对负载器件60的具体类型与数量不作限定。
136.第一电路板40采用类载板，能够做到pitch更小且出线的线宽更细，进而提升了出线的密度。
137.图3a所示的降低插入损耗的电路板结构与图2的区别在于：图3a所示降低插入损耗的电路板结构的第二电路板20包括第一槽位203。第一电路板40全部嵌入第一槽位203。
138.当第一电路板40全部嵌入第一槽位203时，此时第一电路板40与第二电路板20连接的稳定性高，且减小了电路板结构的高度，进而减小了电路板结构的整体体积。第一电路板40上表面的水平高度可以低于第二电路板20上表面的水平高度，或者第一电路板40的上表面和第二电路板20的上表面处于同一水平高度，本技术对此不作具体限定。
139.图3a中以第一电路板40的上表面和第二电路板20的上表面处于同一水平高度为例。
140.第一电路板40和第二电路板20之间的第一连接部可以为金属焊球、烧结、金属结
构件或插接端子等中的任意一种。图示的第一连接部为烧结。
141.参见3b，该图为本技术实施例提供的又一种降低插入损耗的电路板结构的示意图。
142.图3b所示的降低插入损耗的电路板结构与图3a的区别在于：第一电路板40部分嵌入第一槽位203，此时第一电路板40上表面的水平高度高于第二电路板20上表面的水平高度，能够提升第一电路板40的散热速度。
143.综上所述，利用本技术实施例提供的降低插入损耗的电路板结构，在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，由于第一电路板为类载板，支持密集脚距的出线设计，出线能力更强，搭载芯片封装时，bga封装的pitch可以做到0.65mm及以下，提升了高速链路的布线密度，从而使得芯片封装的尺寸可以进一步缩小，进而降低封装基板的插入损耗。当高速链路由类载板承载后，其余的低速链路可以由第二电路板承载，降低了对第二电路板的材料要求和组装难度，第二电路板不再需要使用厚介质、低损耗的板，而可以使用成本较低的非高速板材，因此还降低了成本与组装难度，提升了第二电路板的可靠性。此外，将第一电路板全部或部分嵌入第二电路板的第一槽位，提升了第一电路板和第二电路板连接的可靠性，还降低了电路板结构的高度，也即减少了电路板结构的体积。
144.下面说明降低插入损耗的电路板结构的其它实现方式。
145.参见图4，该图为本技术实施例提供的再一种降低插入损耗的电路板结构的示意图。
146.图4所示的降低插入损耗的电路板结构包括芯片封装、第一电路板40和第二电路板20。
147.其中，芯片封装包括芯片101和封装基板102，芯片101和封装基板102电连接。
148.芯片封装位于第一电路板40，第一电路板40堆叠在第二电路板20上。
149.第一电路板40与第二电路板20之间电连接。
150.第一电路板40包括第一传输链路201，第二电路板包括第二传输链路202。其中，第一传输链路201的传输速率高于第二传输链路202的传输速率。也即第一电路板40用于承载高速链路，第二电路板20用于承载低速链路。
151.第一电路板40上还搭载了数据端口30，数据端口30可以为输入输出端口或板载光学连接组件等类型。
152.数据端口30通过第一传输链路201与芯片封装连接，也即数据端口30与芯片封装之间通过高速链路连接。
153.第二电路板20上还搭载了其它的负载器件60，本技术实施例对负载器件60的具体类型与数量不作限定。
154.第一电路板40采用类载板，能够做到pitch更小且出线的线宽更细，进而提升了出线的密度。
155.图4所示的降低插入损耗的电路板结构与图2的区别在于：图4所示降低插入损耗的电路板结构的第一电路板40内埋设滤波模组401，滤波模组401用于进行滤波。
156.滤波模组401包括电感或电容中的至少一种。
157.当滤波模组401中包括电容时，电容的数量可以为一个或多个，当包括多个电容
时，多个电容并联连接。
158.在一种可能的实现方式中，随着芯片的数据处理量与数据处理速率的增大，芯片的功耗也逐渐增大，使得芯片的供电需求规格增加，芯片工作时的电流增大，因此需要对为芯片供电的电源进行滤波，以确保芯片工作的稳定性，也即滤波模组401用于对芯片封装的电源进行滤波。
159.在另一种可能的实现方式中，滤波模组401中包括去耦电容，用于为芯片提供瞬时电流，以避免芯片瞬时启动或切换工作频率时产生的电流波动对电源造成影响。
160.滤波模组401也可以同时实现以上两种实现方式中的功能。
161.图4所示的第一电路板和第二电路板之间的第一连接部为具体为pcb插座(socket)，或者连接器。
162.参见图5，该图为本技术实施例提供的另一种降低插入损耗的电路板结构的示意图。
163.图5所示的降低插入损耗的电路板结构与图4的区别在于：图5所示降低插入损耗的电路板结构的第二电路板20包括第一槽位203。第一电路板40全部嵌入第一槽位203。
164.当第一电路板40全部嵌入第一槽位203时，此时第一电路板40与第二电路板20连接的稳定性高，且减小了电路板结构的高度，进而减小了电路板结构的整体体积。第一电路板40上表面的水平高度可以低于第二电路板20上表面的水平高度，或者第一电路板40的上表面和第二电路板20的上表面处于同一水平高度，本技术对此不作具体限定。
165.图中以第一电路板40的上表面和第二电路板20的上表面处于同一水平高度为例。
166.第一电路板40和第二电路板20之间的第一连接部可以为金属焊球、烧结、金属结构件或插接端子等中的任意一种。
167.其中，当第一连接部为金属焊球时，第一电路板40和第二电路板20之间采用焊接的方式实现组装，该方式可以将第一电路板40和第二电路板20之间进行牢固的连接。
168.当第一连接部为金属结构件或插接端子时，第一电路板40和第二电路20板之间采用压力接触的方式实现组装，减少了类载板的焊接次数，提升了可靠性。在一种可能的实现方式中，第一连接部具体为pcb插座(socket)。
169.当第一连接部为烧结时，第一电路板40和第二电路板20之间采用低温烧结的方式组装。
170.图5所示的第一电路板和第二电路板之间的第一连接部为具体为pcb插座(socket)，或者连接器。
171.在另一种可能的实现方式中，第一电路板40部分嵌入第一槽位203，此时第一电路板40上表面的水平高度高于第二电路板20上表面的水平高度，能够提升第一电路板40的散热速度。
172.第一传输链路201可以从封装基板102下到第一电路板40，绕过滤波模组401进行布线。
173.在另一些实施例中，滤波模组401也可以部分嵌入第一电路板40。
174.综上所述，利用本技术实施例提供的降低插入损耗的电路板结构，在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，由于第一电路板为类载板，支持密集脚距的出线设计，出线能力更强，搭载芯片封装时，bga封装的pitch可以
做到0.65mm及以下，提升了高速链路的布线密度，从而使得芯片封装的尺寸可以进一步缩小，进而降低封装基板的插入损耗。当高速链路由类载板承载后，其余的低速链路可以由第二电路板承载，降低了对第二电路板的材料要求和组装难度，第二电路板不再需要使用厚介质、低损耗的板，而可以使用成本较低的非高速板材，因此还降低了成本与组装难度，提升了第二电路板的可靠性。将第一电路板全部或部分嵌入第二电路板的第一槽位，提升了第一电路板和第二电路板连接的可靠性，还降低了电路板结构的高度，也即减少了电路板结构的体积。此外，还将滤波模组进行小型化设计，并将滤波模组埋设在第一电路板内，提升了电路板结构的集成程度。
175.下面说明降低插入损耗的电路板结构的又一种可能的实现方式。
176.参见图6，该图为本技术实施例提供的又一种降低插入损耗的电路板结构的示意图。
177.图6所示的降低插入损耗的电路板结构包括：芯片封装、第一电路板40、第二电路板20和第三电路板70。
178.其中，芯片封装包括芯片101和封装基板102，芯片101和封装基板102电连接。
179.芯片封装位于第一电路板40，第一电路板40堆叠在第二电路板20上。
180.第一电路板40与第三电路板70之间电连接，第三电路板70与第二电路板20之间电连接。
181.第一电路板40包括第一传输链路201，第二电路板包括第二传输链路202。其中，第一传输链路201的传输速率高于第二传输链路202的传输速率。也即第一电路板40用于承载高速链路，第二电路板20用于承载低速链路。
182.在一些实施例中，第三电路板70也为类载板，也即第三电路板70包括的传输链路也为高速链路。
183.第一电路板40上还搭载了数据端口30，数据端口30可以为输入输出端口或板载光学连接组件等类型。
184.数据端口30通过第一传输链路201与芯片封装连接，也即数据端口30与芯片封装之间通过高速链路连接。
185.第二电路板20上还搭载了其它的负载器件60，本技术实施例对负载器件60的具体类型与数量不作限定。
186.第一电路板40采用类载板，能够做到pitch更小且出线的线宽更细，进而提升了出线的密度。
187.图6所示的降低插入损耗的电路板结构与图2的区别在于：图6所示降低插入损耗的电路板结构的第一电路板40和第二电路板20之间还包括第三电路板70，第三电路板70内埋设滤波模组401，滤波模组401用于进行滤波。
188.本技术实施例的方案相较于图4和图5，未将滤波模组401直接埋设于第一电路板40中，而是埋设于第三电路板70中，降低了工艺难度。
189.滤波模组401包括电感或电容中的至少一种。
190.当滤波模组401中包括电容时，电容的数量可以为一个或多个，当包括多个电容时，多个电容并联连接。
191.在一种可能的实现方式中，随着芯片的数据处理量与数据处理速率的增大，芯片
的功耗也逐渐增大，使得芯片的供电需求规格增加，芯片工作时的电流增大，因此需要对为芯片供电的电源进行滤波，以确保芯片工作的稳定性，也即滤波模组401用于对芯片封装的电源进行滤波。
192.在另一种可能的实现方式中，滤波模组401中包括去耦电容，用于为芯片提供瞬时电流，以避免芯片瞬时启动或切换工作频率时产生的电流波动对电源造成影响。
193.滤波模组401也可以同时实现以上两种实现方式中的功能。
194.第一电路板40和第三电路板70之间通过第二连接部90连接，第三电路板70和第二电路板20之间通过第三连接部80连接；
195.第二连接部90或第三连接部80为金属焊球、烧结、金属结构件或插接端子等中的任意一种。第二连接部90或第三连接部80的实现方式可以相同，也可以不同，本技术实施例对此不作具体限定。
196.其中，当第二连接部90或第三连接部80为金属焊球时，电路板之间采用焊接的方式实现组装，该方式可以将相邻电路板之间进行牢固的连接。
197.当第二连接部90或第三连接部80为金属结构件或插接端子时，电路板之间采用压力接触的方式实现组装，减少了类载板的焊接次数，提升了可靠性。在一种可能的实现方式中，第一连接部具体为pcb插座(socket)或者连接器。
198.当第二连接部90或第三连接部80为烧结时，电路板之间采用低温烧结的方式组装。
199.参见图7，该图为本技术实施例提供的再一种降低插入损耗的电路板结构的示意图。
200.图7所示的降低插入损耗的电路板结构与图6的区别在于：图7所示降低插入损耗的电路板结构的第二电路板20包括第一槽位203。第一电路板40全部嵌入第一槽位203，此时第三电路板70也全部嵌入第一槽位203。
201.当第一电路板40全部嵌入第一槽位203时，此时第三电路板70与第二电路板20连接的稳定性高，且减小了电路板结构的高度，进而减小了电路板结构的整体体积。第一电路板40上表面的水平高度可以低于第二电路板20上表面的水平高度，或者第一电路板40的上表面和第二电路板20的上表面处于同一水平高度，本技术对此不作具体限定。
202.图7中以第一电路板40的上表面和第二电路板20的上表面处于同一水平高度为例。
203.在另一种可能的实现方式中，第三电路板70全部嵌入第一槽位203，且第一电路板40部分嵌入第一槽位203，此时第一电路板40上表面的水平高度高于第二电路板20上表面的水平高度，能够提升第一电路板40的散热速度。
204.参见图8，该图为本技术实施例提供的另一种降低插入损耗的电路板结构的示意图。
205.图8所示的降低插入损耗的电路板结构与图6的区别在于：图8所示降低插入损耗的电路板结构的第二电路板20包括第一槽位203。第一电路板40上表面的水平高度高于第二电路板20上表面的水平高度，第三电路板70全部嵌入第一槽位203。
206.当第三电路板70全部嵌入第一槽位203时，此时第三电路板70与第二电路板20连接的稳定性高，且减小了电路板结构的高度，进而减小了电路板结构的整体体积。第三电路
板70上表面的水平高度可以低于第二电路板20上表面的水平高度，或者第三电路板70的上表面和第二电路板20的上表面处于同一水平高度，本技术对此不作具体限定。
207.图8中以第三电路板70的上表面和第二电路板20的上表面处于同一水平高度为例。
208.在另一种可能的实现方式中，第三电路板70部分嵌入第一槽位203，此时第三电路板70上表面的水平高度高于第二电路板20上表面的水平高度，能够提升第三电路板70的散热速度。
209.在另一些实施例中，滤波模组401也可以部分嵌入第一电路板40。
210.以上图7和图8中的第二连接部和第三连接部采用的是烧结的实现方式。
211.综上所述，利用本技术实施例提供的降低插入损耗的电路板结构，在封装基板和第二电路板之间增加了第一电路板和第三电路板，将芯片封装设置在第一电路板上，由于第一电路板为类载板，支持密集脚距的出线设计，出线能力更强，搭载芯片封装时，bga封装的pitch可以做到0.65mm及以下，提升了高速链路的布线密度，从而使得芯片封装的尺寸可以进一步缩小，进而降低封装基板的插入损耗。当高速链路由类载板承载后，其余的低速链路可以由第二电路板承载，降低了对第二电路板的材料要求和组装难度，第二电路板不再需要使用厚介质、低损耗的板，而可以使用成本较低的非高速板材，因此还降低了成本与组装难度，提升了第二电路板的可靠性。本实施例还将滤波模组进行小型化设计，并将滤波模组埋设在第三电路板内，提升了电路板结构的集成程度。此外，将堆叠设置的第一电路板和第三电路板全部或部分嵌入第二电路板的第一槽位，提升了连接的可靠性，还降低了电路板结构的高度，也即减少了电路板结构的体积。
212.本技术实施例还提供了一种电路板结构的制造方法，下面结合附图具体说明。
213.参见图9，该图为本技术实施例提供的一种电路板结构的制造方法的流程图。
214.该制造方法包括以下步骤：
215.s901：在第一电路板采用密集脚距出线，并在第一电路板上布设第一传输链路。
216.密集脚距一般指板面两个相邻的连接单元的中心间之距离小于或等于0.65mm，使得连接单元的布局紧密，连接线相应可以布局紧密。当封装基板和第一电路板采用bga封装时，pitch即指两个相邻的焊球的中心间的距离。
217.滤波模组包括电感或电容中的至少一种。当滤波模组中包括电容时，电容的数量可以为一个或多个，当包括多个电容时，多个电容并联连接。
218.在一种可能的实现方式中，随着芯片的数据处理量与数据处理速率的增大，芯片的功耗也逐渐增大，使得芯片的供电需求规格增加，芯片工作时的电流增大，因此需要对为芯片供电的电源进行滤波，以确保芯片工作的稳定性，也即滤波模组用于对芯片封装的电源进行滤波。
219.在另一种可能的实现方式中，滤波模组中包括去耦电容，用于为芯片提供瞬时电流，以避免芯片瞬时启动或切换工作频率时产生的电流波动对电源造成影响。
220.滤波模组也可以同时实现以上两种实现方式中的功能。
221.s902：在第二电路板上布设第二传输链路，第一传输链路的传输速率高于第二传输链路的传输速率。
222.也即第一电路板用于承载高速链路，第二电路板用于承载低速链路。
223.s903：将第一电路板与第二电路板电连接，再将芯片封装与第一电路板电连接。
224.下面说明另一种制造方法。
225.参见图10，该图为本技术实施例提供的另一种电路板结构的制造方法的流程图。
226.该制造方法包括以下步骤：
227.s1001：在第一电路板采用密集脚距出线，并在第一电路板上布设第一传输链路。
228.s1002：在第二电路板上布设第二传输链路，第一传输链路的传输速率高于第二传输链路的传输速率。
229.s1003：将芯片封装与第一电路板电连接后，将第一电路板与第二电路板电连接。
230.图10所示的方法与图9的区别在于，芯片封装与第一电路板电的连接位于第一电路板与第二电路板连接之前。
231.本技术实施例以上步骤的顺序仅是为了方便说明，并不构成对于本技术技术方案的限定，例如以上步骤s901和s902的顺序可以进行调换。
232.该在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，因为第一电路板采用密集脚距的方式进行出线，出线能力更强，搭载芯片封装时，bga封装的pitch可以做到0.65mm及以下，使得bga封装时的pitch大大减小，提升了高速链路的布线密度，从而使得芯片封装的尺寸可以进一步缩小，经测试表明，本技术方案可以将芯片封装的尺寸由传统方案的110mm*110mm缩小至80mm*80mm，将封装基板内的走线长度由传统方案的40mm缩短至20mm，使得封装基板的插入损耗降低50％。
233.此外，当高速链路由第一电路板承载后，其余的低速链路可以由第二电路板承载，降低了对第二电路板的材料要求和组装难度，第二电路板不再需要使用厚介质、低损耗的板，而可以使用成本较低的非高速板材，因此还降低了成本与组装难度，提升了第二电路板的可靠性。
234.下面结合具体的制造方法进行说明。
235.参见图11，该图为本技术实施例提供的又一种电路板结构的制造方法的流程图。
236.s1101：在第一电路板内埋设滤波模组。
237.在一些实施例中，第一电路板采用类载板，类载板采用了类载板工艺制作，主要使用的是增层工艺法，相较于传统的pcb，能够做到pitch更小且出线的线宽更细，进而提升了出线的密度。
238.s1102：在第一电路板采用密集脚距出线，并在第一电路板上布设第一传输链路。
239.s1103：在第二电路板上开第一槽位。
240.s1104：在第二电路板上布设第二传输链路。
241.s1105：利用第一连接部将第一电路板和第二电路板电连接，并且将第一电路全部嵌入第一槽位，或者将第一电路板部分嵌入第一槽位。
242.第一连接部可以为金属焊球、烧结、金属结构件或插接端子等中的任意一种，本技术实施例对此不作具体限定。
243.其中，当第一连接部为金属焊球时，第一电路板和第二电路板之间采用焊接的方式实现组装，该方式可以将第一电路板和第二电路板之间进行牢固的连接。
244.当第一连接部为金属结构件或插接端子时，第一电路板和第二电路板之间采用压力接触的方式实现组装，减少了类载板的焊接次数，提升了可靠性。在一种可能的实现方式
中，第一连接部具体为pcb插座或者连接器。
245.当第一连接部为烧结时，第一电路板和第二电路板之间采用低温烧结的方式组装。
246.当第一电路板全部嵌入第一槽位时，此时第一电路板与第二电路板连接的稳定性高，且减小了电路板结构的高度，进而减小了电路板结构的整体体积。第一电路板上表面的水平高度可以低于第二电路板上表面的水平高度，或者第一电路板的上表面和第二电路板的上表面处于同一水平高度，本技术对此不作具体限定。
247.当第一电路板部分嵌入第一槽位，此时第一电路板上表面的水平高度高于第二电路板上表面的水平高度，能够提升第一电路板的散热速度。
248.s1106：将芯片封装与第一电路板电连接。
249.在一些实施例中，还可以在第一电路板上设置数据端口，并将数据端口和芯片封装通过高速链路连接。数据端口可以为输入输出端口或板载光学连接组件等类型，本技术实施例对此不作具体限定。
250.本技术实施例以上步骤的顺序仅是为了方便说明，并不构成对于本技术技术方案的限定，可以对以上步骤的顺序进行适当的调换。例如将s1105和s1106调换。
251.本技术实施例提供的电路板结构的制造方法，在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，由于第一电路板为类载板，支持密集脚距的出线设计，出线能力更强，搭载芯片封装时，bga封装的pitch可以做到0.65mm及以下，提升了高速链路的布线密度，从而使得芯片封装的尺寸可以进一步缩小，进而降低封装基板的插入损耗。当高速链路由类载板承载后，其余的低速链路可以由第二电路板承载，降低了对第二电路板的材料要求和组装难度，第二电路板不再需要使用厚介质、低损耗的板，而可以使用成本较低的非高速板材，因此还降低了成本与组装难度，提升了第二电路板的可靠性。还将滤波模组进行小型化设计，并将滤波模组埋设在第一电路板内，提升了电路板结构的集成程度。
252.此外，将第一电路板全部或部分嵌入第二电路板的第一槽位，提升了第一电路板和第二电路板连接的可靠性，还降低了电路板结构的高度，也即减少了电路板结构的体积。
253.下面说明制造方法的其它实现方式。
254.参见图12，该图为本技术实施例提供的再一种电路板结构的制造方法的流程图。
255.该制造方法包括以下步骤：
256.s1201：在第一电路板采用密集脚距出线，并在第一电路板上布设第一传输链路。
257.在一些实施例中，第一电路板采用类载板，类载板采用了类载板工艺制作，主要使用的是增层工艺法，相较于传统的pcb，能够做到pitch更小且出线的线宽更细，进而提升了出线的密度。
258.s1202：在第三电路板内埋设滤波模组。
259.在一些实施例中，第三电路板采用类载板，能够做到pitch更小且出线的线宽更细，进而提升了出线的密度。
260.滤波模组包括电感或电容中的至少一种。当滤波模组中包括电容时，电容的数量可以为一个或多个，当包括多个电容时，多个电容并联连接。
261.在一种可能的实现方式中，随着芯片的数据处理量与数据处理速率的增大，芯片
的功耗也逐渐增大，使得芯片的供电需求规格增加，芯片工作时的电流增大，因此需要对为芯片供电的电源进行滤波，以确保芯片工作的稳定性，也即滤波模组用于对芯片封装的电源进行滤波。
262.在另一种可能的实现方式中，滤波模组中包括去耦电容，用于为芯片提供瞬时电流，以避免芯片瞬时启动或切换工作频率时产生的电流波动对电源造成影响。
263.滤波模组也可以同时实现以上两种实现方式中的功能。
264.s1203：在第二电路板上开第一槽位。
265.s1204：在第二电路板上布设第二传输链路。
266.s1205：利用第二连接部连接第一电路板和第三电路板，利用第三连接部连接第三电路板和第二电路板，并且将第一电路全部或部分嵌入第一槽位，或者将第三电路板全部或部分嵌入第一槽位。
267.第二连接部和第三连接部可以为金属焊球、烧结、金属结构件或插接端子等中的任意一种，本技术实施例对此不作具体限定。
268.第一连接部可以为金属焊球、烧结、金属结构件或插接端子等中的任意一种，本技术实施例对此不作具体限定。
269.其中，当第二连接部或第三连接部为金属焊球时，第一电路板和第二电路板之间采用焊接的方式实现组装，该方式可以将第一电路板和第二电路板之间进行牢固的连接。
270.当第二连接部或第三连接部为金属结构件或插接端子时，第一电路板和第二电路板之间采用压力接触的方式实现组装，减少了类载板的焊接次数，提升了可靠性。在一种可能的实现方式中，第一连接部具体为pcb插座或者连接器。
271.当第二连接部或第三连接部为烧结时，第一电路板和第二电路板之间采用低温烧结的方式组装。
272.当第一电路板全部嵌入第一槽位时，此时第三电路板与第二电路板连接的稳定性高，且减小了电路板结构的高度，进而减小了电路板结构的整体体积。第一电路板上表面的水平高度可以低于第二电路板上表面的水平高度，或者第一电路板的上表面和第二电路板的上表面处于同一水平高度，本技术对此不作具体限定。
273.当第三电路板全部嵌入第一槽位，且第一电路板部分嵌入第一槽位，此时第一电路板上表面的水平高度高于第二电路板上表面的水平高度，能够提升第一电路板的散热速度。
274.当第三电路板全部嵌入第一槽位时，且第一电路板未嵌入第一槽位时，此时第三电路板与第二电路板连接的稳定性高，且减小了电路板结构的高度，进而减小了电路板结构的整体体积。第三电路板上表面的水平高度可以低于第二电路板上表面的水平高度，或者第三电路板的上表面和第二电路板的上表面处于同一水平高度，本技术对此不作具体限定。
275.当第三电路板部分嵌入第一槽位时，此时第三电路板上表面的水平高度高于第二电路板上表面的水平高度，能够提升第三电路板的散热速度。
276.s1206：将芯片封装与第一电路板电连接。
277.在一些实施例中，还可以在第一电路板上设置数据端口，并将数据端口和芯片封装通过高速链路连接。数据端口可以为输入输出端口或板载光学连接组件等类型，本技术
实施例对此不作具体限定。
278.本技术实施例以上步骤的顺序仅是为了方便说明，并不构成对于本技术技术方案的限定，可以对以上步骤的顺序进行适当的调换。
279.综上所述，利用本技术实施例提供的制造方法，在封装基板和第二电路板之间增加了第一电路板和第三电路板，将芯片封装设置在第一电路板上，由于第一电路板为类载板，支持密集脚距的出线设计，出线能力更强，搭载芯片封装时，bga封装的pitch可以做到0.65mm及以下，提升了高速链路的布线密度，从而使得芯片封装的尺寸可以进一步缩小，进而降低封装基板的插入损耗。当高速链路由类载板承载后，其余的低速链路可以由第二电路板承载，降低了对第二电路板的材料要求和组装难度，第二电路板不再需要使用厚介质、低损耗的板，而可以使用成本较低的非高速板材，因此还降低了成本与组装难度，提升了第二电路板的可靠性。
280.本实施例还将滤波模组进行小型化设计，并将滤波模组埋设在第三电路板内，提升了电路板结构的集成程度。此外，将堆叠设置的第一电路板和第三电路板全部或部分嵌入第二电路板的第一槽位，提升了连接的可靠性，还降低了电路板结构的高度，也即减少了电路板结构的体积。
281.本技术实施例还提供了一种电子设备，该电子设备中应用了以上实施例提供的降低插入损耗的电路板结构，下面结合附图具体说明。
282.参见图13，该图为本技术实施例提供的一种电子设备的示意图。
283.图示的电子设备900包括降低插入损耗的电路板结构901和电源902。
284.降低插入损耗的电路板结构901包括芯片封装，电源902用于为芯片封装供电，也即为芯片供电。
285.关于降低插入损耗的电路板结构901的具体实现方式和工作原理可以参见以上实施例中的相关说明，本技术实施例在此不再赘述。
286.在一些实施例中，电子设备900可以为终端设备，终端设备可以为手机、笔记本电脑、可穿戴电子设备(例如智能手表)、平板电脑、增强现实(augmented reality，ar)设备、虚拟现实(virtual reality，vr)设备以及车载设备等，本技术实施例不作具体限定。
287.在另一些实施例中，电子设备为路由器、交换机、服务器或数据中心集设备等中的任意一种，也即电子设备应用于大传输容量、高传输速率的场景，对高速传输链路的损耗要求严苛，因此利用本技术提供的技术方案，充分提升了电子设备应用于以上场景中的时的性能。
288.下面以电子设备应用于大传输容量、高传输速率的场景为例进行说明。
289.对于目前应用112g+高速系统架构的电子设备，随着数据传输量和输出传输速率的提升，电子设备内的芯片封装工作时所要的工作电流来越高，例如当前一些cpu的工作电流可达500a至1000a甚至以上。
290.在一些实施例中，为了对芯片封装进行供电，此时电子设备的电源902为多相降压(buck)电路。
291.多相降压电路包括并联的多路降压电路，多路降压电路的输出端并联连接为芯片进行供电，此时各相降压电路的电流汇集在干路，进而为芯片提供足够大的工作电流。
292.多相降压电路的每一相降压电路均包括lc滤波电路，lc滤波电路中包括电感和电
容。
293.在一种可能的实现方式中，当采用以上图4或图5中所示的实现方式时，lc滤波电路中包括电感和/或电容可以集成在滤波模组401中，一并埋设于第一电路板40中，进而提高电子设备的集成程度。
294.在另一种可能的实现方式中，当采用以上图6至图8中的任意一种实现方式时，lc滤波电路中包括电感和/或电容可以集成在滤波模组401中，一并埋设于第三电路板中，进而提高电子设备的集成程度。
295.该电子设备应用的降低插入损耗的电路板结构，在封装基板和第二电路板之间增加了第一电路板，将芯片封装设置在第一电路板上，因为第一电路板出线时采用密集脚距，提升了高速链路的布线密度，因此便于封装基板缩小面积，也即便于芯片封装缩小尺寸，进而降低封装基板的插入损耗。第一电路板可以采用类载板。
296.此外，当高速链路由第一电路板承载后，其余的低速链路可以由第二电路板承载，降低了对第二电路板的材料要求和组装难度，第二电路板不再需要使用厚介质、低损耗的板，而可以使用成本较低的非高速板材，因此还降低了成本与组装难度，提升了第二电路板的可靠性。
297.综上所述，利用本技术实施例提供的方案，提升了电子设备应用于以上场景中的时的性能。
298.应当理解，在本技术中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系。
299.本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。以上所描述的实施例仅仅是示意性的，其中所述作为分离部件说明的模块可以是或者也可以不是物理上分开的。另外，还可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。
300.以上所述仅是本技术的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本技术的保护范围。

技术特征：

1.一种降低插入损耗的电路板结构，其特征在于，所述电路板结构包括：芯片封装、第一电路板和第二电路板；所述芯片封装位于所述第一电路板上，所述第一电路板采用密集脚距出线，所述第一电路板与所述第二电路板电连接；所述第一电路板包括第一传输链路，所述第二电路板包括第二传输链路，所述第一传输链路的传输速率高于所述第二传输链路的传输速率。2.根据权利要求1所述的电路板结构，其特征在于，所述第一电路板为类载板。3.根据权利要求1或2所述的电路板结构，其特征在于，所述第一电路板内埋设滤波模组；所述滤波模组用于滤波。4.根据权利要求3所述的电路板结构，其特征在于，所述滤波模组用于实现以下中的至少一项：对所述芯片封装的电源进行滤波，或滤除电路中的高频干扰信号。5.根据权利要求3所述的电路板结构，其特征在于，所述滤波模组包括以下中的至少一种：电感或电容。6.根据权利要求1至5中任意一项所述的电路板结构，其特征在于，所述第二电路板包括第一槽位；所述第一电路板全部嵌入所述第一槽位，或所述第一电路板部分嵌入所述第一槽位。7.根据权利要求1至6中任一项所述的电路板结构，其特征在于，所述第一电路板和所述第二电路板之间通过第一连接部连接；所述第一连接部为以下中的任意一种：金属焊球、烧结、金属结构件或插接端子。8.根据权利要求1所述的电路板结构，其特征在于，所述电路板结构还包括第三电路板；所述第三电路板内埋设滤波模组；所述第三电路板位于所述第一电路板和所述第二电路板之间；所述滤波模组用于进行滤波。9.根据权利要求8所述的电路板结构，其特征在于，所述第三电路板为类载板。10.根据权利要求8或9所述的电路板结构，其特征在于，所述滤波模组包括以下中的至少一种：电感或电容。11.根据权利要求8至10中任一项所述的电路板结构，其特征在于，所述第二电路板包括第一槽位；所述第一电路板上表面的水平高度高于所述第二电路板上表面的水平高度；所述第三电路板全部嵌入所述第一槽位，或所述第三电路板部分嵌入所述第一槽位。12.根据权利要求8至10中任一项所述的电路板结构，其特征在于，所述第二电路板包括第一槽位；所述第三电路板全部嵌入所述第一槽位；
所述第一电路板全部嵌入所述第一槽位，或所述第一电路板部分嵌入所述第一槽位。13.根据权利要求8至12中任一项所述的电路板结构，其特征在于，所述第一电路板和所述第三电路板之间通过第二连接部连接，所述第三电路板和所述第二电路板之间通过第三连接部连接；所述第二连接部或所述第三连接部为以下中的任意一种：金属焊球、烧结、金属结构件或插接端子。14.根据权利要求1所述的电路板结构，其特征在于，所述第一电路板还包括一个或多个数据端口，所述一个或多个数据端口通过所述第一传输链路与所述芯片封装连接。15.根据权利要求14所述的电路板结构，其特征在于，所述一个或多个数据端口包括以下中的至少一种：板载光学连接组件obo或输入输出端口。16.一种电路板结构的制造方法，其特征在于，所述方法包括：在第一电路板采用密集脚距出线，并在所述第一电路板上布设第一传输链路；在第二电路板上布设第二传输链路，所述第一传输链路的传输速率高于所述第二传输链路的传输速率；将所述第一电路板与所述第二电路板电连接，再将芯片封装与第一电路板电连接；或者，将芯片封装与所述第一电路板电连接后，将所述第一电路板与所述第二电路板电连接。17.根据权利要求16所述的制造方法，其特征在于，所述第一电路板为类载板。18.根据权利要求16或17所述的制造方法，其特征在于，将所述第一电路板与所述第二电路板电连接前，所述方法还包括：在所述第一电路板内埋设滤波模组；或者，在所述将芯片封装与所述第一电路板电连接前，所述方法还包括：在所述第一电路板内埋设滤波模组；所述滤波模组用于进行滤波。19.根据权利要求16至18中任一项所述的制造方法，其特征在于，所述将所述第一电路板与所述第二电路板电连接之前，所述方法还包括：在所述第二电路板上开第一槽位；所述将所述第一电路板与所述第二电路板电连接，具体包括：将所述第一电路全部嵌入所述第一槽位，或者将所述第一电路板部分嵌入所述第一槽位。20.根据权利要求16至19中任一项所述的制造方法，其特征在于，所述将所述第一电路板与所述第二电路板电连接，具体包括：利用第一连接部将所述第一电路板和第二电路板电连接，所述第一连接部为以下中的任意一种：金属焊球、烧结、金属结构件或插接端子。21.根据权利要求16所述的制造方法，其特征在于，将所述第一电路板与所述第二电路板电连接前，所述方法还包括：在第三电路板内埋设滤波模组，所述滤波模组用于进行滤波；所述将所述第一电路板与所述第二电路板电连接，具体包括：
将所述第三电路板设置在所述第一电路板与所述第二电路板之间，以使所述第一电路板通过所述第三电路板后与所述第二电路板电连接。22.根据权利要求21所述的制造方法，其特征在于，所述第三电路板为类载板。23.根据权利要求21或22所述的制造方法，其特征在于，所述将所述第一电路板与所述第二电路板电连接之前，所述方法还包括：在所述第二电路板上开第一槽位；所述将所述第一电路板与所述第二电路板电连接，具体包括：将所述第三电路板全部嵌入所述第一槽位，或将所述第三电路板部分嵌入所述第一槽位。24.根据权利要求21或22所述的制造方法，其特征在于，所述将所述第一电路板与所述第二电路板电连接之前，所述方法还包括：在所述第二电路板上开第一槽位；所述将所述第一电路板与所述第二电路板电连接，具体包括：将所述第一电路板全部嵌入所述第一槽位，或将所述第一电路板部分嵌入所述第一槽位。25.根据权利要求21至24中任一项所述的制造方法，其特征在于，所述将所述第一电路板与所述第二电路板电连接，具体包括：利用第二连接部将所述第一电路板和所述第三电路板电连接；利用第三连接部将所述第二电路板和所述第三电路板电连接，所述第二连接部或所述为以下中的任意一种：金属焊球、烧结、金属结构件或插接端子。26.一种电子设备，其特征在于，所述电子设备包括权利要求1至15中任意一项所述的降低插入损耗的电路板结构，还包括电源；所述电源，用于为所述芯片封装供电。27.根据权利要求26所述的电子设备，其特征在于，所述电源为多相降压电路。28.根据权利要求26或27所述的电子设备，其特征在于，所述电子设备为以下中的任意一种：路由器、交换机或服务器。

技术总结

本申请提供了一种降低插入损耗的电路板结构、制造方法及电子设备，涉及芯片封装技术领域。其中，该降低插入损耗的电路板结构包括：芯片封装、第一电路板和第二电路板。所述芯片封装包括芯片和封装基板，所述芯片和所述封装基板电连接。所述芯片封装位于所述第一电路板上，所述第一电路板出线时采用密集脚距，所述第一电路板与所述第二电路板电连接；所述第一电路板包括第一传输链路，所述第二电路板包括第二传输链路，所述第一传输链路的传输速率高于所述第二传输链路的传输速率。利用本申请提供的方案，便于降低芯片封装的尺寸，进而降低封装基板的插入损耗，并且降低了电路板的成本，提升了电路板的可靠性。提升了电路板的可靠性。提升了电路板的可靠性。