包含并行管线控制的设备和其制造方法与流程

1.所公开的实施例涉及设备，且明确地说，涉及具有用于管理数据管线的机构的半导体装置。

背景技术：

2.设备(例如，处理器、存储器装置、存储器系统或其组合)可包含经配置以存储和/或处理信息的一或多个半导体电路。举例来说，所述设备可包含存储器装置，例如易失性存储器装置、非易失性存储器装置或组合装置。例如动态随机存取存储器(dram)等存储器装置可利用电能来存储和存取数据。举例来说，存储器装置可包含针对高速数据传输实施双数据速率(ddr)介接方案(例如，ddr4、ddr5等)的ddr ram装置。
3.随着其它领域中的技术进步和增加的应用，市场持续寻求更快、更高效且更小的装置。为满足市场需求，半导体装置通过各种改进达到极限。一般来说，改进装置可包含增加电路密度、增加操作速度或以其它方式减小操作时延、增加可靠性、增加数据保持性、减小功耗或减小制造成本，以及其它度量。然而，此类改进通常可能给后续数据处理带来挑战(例如，由于实现目标变换的时间窗口减小)，且如果处置不当，可能会在数据传输中产生错误源。

技术实现要素：

4.在一个方面中，本公开涉及一种设备，其包括：外部时钟电路，其经配置以接收具有外部频率的外部时钟，其中所述外部时钟与外部装置共享；一组管线，其耦合到所述外部时钟电路且经配置以根据根据所述外部时钟接收的命令处理数据，其中所述一组管线包含n个管线，其各自经配置以根据具有为所述外部频率的1/n的内部频率的对应内部时钟处理所述数据的1/n部分，且处理所述数据包含实施第一过程且接着实施第二过程，其中所述第二过程由于信号间隔而在所述第一过程之后；时延控制电路，其耦合到所述一组管线且经配置以根据所述信号间隔与n之间的比较控制所述第一过程和所述第二过程的实施，其中控制所述实施对应于根据所述信号间隔控制所述第一过程和所述第二过程的起始。
5.在另一方面中，本公开涉及一种存储器装置，其包括：外部时钟电路，其经配置以接收具有外部频率的外部时钟，其中所述外部时钟表示交替的偶数脉冲和奇数脉冲；耦合到所述外部时钟电路的偶数管线和奇数管线，所述偶数管线和所述奇数管线各自经配置以根据所接收命令且根据频率为所述外部频率的一半的对应内部时钟处理数据的非重叠部分，其中所述偶数管线经配置以(1)根据与所述外部时钟的所述偶数脉冲对准的偶数内部时钟操作，且(2)当在所述外部时钟的偶数循环上接收到所述命令时，处理所述数据的至少初始部分，且所述奇数管线经配置以(1)根据与所述外部时钟的所述奇数脉冲对准的奇数内部时钟操作，且(2)当在所述外部时钟的奇数循环上接收到所述命令时，处理所述数据的至少所述初始部分；以及时延控制电路，其耦合到所述偶数管线和所述奇数管线，且经配置以在处理所述数据时选择性地协调第一操作和第二操作的实施，其中(1)使用所述偶数内
部时钟实施所述第一操作和所述第二操作中的一者，且(2)当所述第一操作和所述第二操作之间的目标延迟对应于用于所述外部时钟的奇数个脉冲时，使用所述奇数内部时钟实施所述第一操作和所述第二操作中的另一者。
6.在又一方面中，本公开涉及一种操作设备的方法，所述方法包括：接收命令；将所述命令的接收定时识别为对应于与所述命令的传达相关联的外部信号中的奇数脉冲或偶数脉冲；响应于所述命令而使用偶数管线和奇数管线处理数据，其中所述偶数管线和所述奇数管线各自经配置以根据频率为所述外部频率的一半的对应内部时钟处理所述数据的非重叠部分，所述偶数管线经配置以(1)根据与所述外部时钟的所述偶数脉冲对准的偶数内部时钟操作，且(2)当在所述外部时钟的偶数循环上接收到所述命令时，处理所述数据的至少初始部分，且所述奇数管线经配置以(1)根据与所述外部时钟的所述奇数脉冲对准的奇数内部时钟操作，且(2)当在所述外部时钟的奇数循环上接收到所述命令时，处理所述数据的至少所述初始部分；以及在处理所述数据时协调第一操作和第二操作的实施，其中(1)使用所述偶数内部时钟实施所述第一操作和所述第二操作中的一者，且(2)当所述第一操作与所述第二操作之间的目标延迟对应于用于所述外部时钟的奇数个脉冲时，使用所述奇数内部时钟实施所述第一操作和所述第二操作中的另一者。
附图说明
7.图1是根据本发明技术的实施例的设备的框图。
8.图2a到2c说明根据本发明技术的实施例的内部和外部时钟的定时图。
9.图3说明根据本发明技术的实施例的实例协调电路的框图。
10.图4说明根据本发明技术的实施例的经协调信号的定时图。
11.图5是说明根据本发明技术的实施例的操作设备的实例方法的流程图。
12.图6是包含根据本发明技术的实施例配置的设备的系统的示意图。
具体实施方式
13.如下文更详细地描述，本文公开的技术涉及一种用于管理并行管线的例如用于存储器系统的设备、具有存储器装置的系统、相关方法等。设备(例如，存储器装置和/或包含存储器装置的系统)可包含一组并行数据处理路径/电路。并行电路路径可根据具有相对于外部时钟减小的频率的对应内部时钟操作。所述设备可包含协调电路以考量由内部时钟的减小的频率引起的粒度的任何损失，例如当基于奇数个脉冲对操作进行定时/延迟时。在一些实施例中，协调电路可使用一或多个非作用管线产生控制信号以协调作用管线的操作。当需要通过奇数个外部时钟脉冲分离控制信号时，协调电路可使用其它(例如，非作用)管线来对于操作的对应部分有效地引入一个外部时钟脉冲的延迟。数据处理的其余部分可保持由作用管线进行。
14.作为说明性实例，存储器装置(例如，dram)可包含偶数管线和奇数管线，所述偶数管线和奇数管线各自经配置以处理读取数据的独特部分。可使用外部时钟协调存储器装置与主机/控制器之间的通信，且可分别使用偶数时钟(例如，dll0)和奇数时钟(例如，dll180)操作偶数管线和奇数管线。内部偶数和奇数时钟可具有小于(例如，一半)外部时钟的频率。并行管线和减少的内部时钟可提供存储器装置处理所请求数据的增加的时间。因
此，并行管线和内部时钟可减少与高频数据处理有关的错误，例如由不充分的信号转变时间引起的数据错误/损坏。
15.继续所述说明性实例，存储器装置可包含控制一组信号(例如，数据输出(dqs)启用信号(qed)和dqs选通启用(qes)信号)的协调电路。协调电路可经配置以选择性地控制经协调信号之间的时延或延迟(例如，总体系统和/或标准所需的持续时间)。为了考量不同的可能时延持续时间，协调电路可包含经配置以考量对应于经协调信号之间的奇数个外部时钟脉冲的时延的电路系统。在一些实施例中，协调电路可使用其它管线来处理操作的一部分，例如，通过产生经协调信号的一部分(例如，当qes与qed之间的时延为奇数个时钟脉冲(例如，一个脉冲)时，产生qes信号)。
16.实例设备
17.图1是根据本发明技术的实施例的设备100(例如，半导体裸片组合件，包含3di装置或裸片堆叠式封装)的框图。举例来说，设备100可包含dram(例如，ddr4 dram、ddr5 dram、lp dram、hbm dram等)或其中包含一或多个裸片/芯片的一部分。在一些实施例中，设备100可包含集成在单个半导体芯片上的ddr类型的同步dram(sdram)。
18.设备100可包含存储器单元阵列，例如存储器阵列150。存储器阵列150可包含多个存储体(例如，存储体0到15)，且每个存储体可包含多个字线(wl)、多个位线(bl)，以及布置在字线与位线的相交处的多个存储器单元。存储器单元可包含数个不同存储器媒体类型中的任一者，包含电容式、磁阻式、铁电、相变等。字线wl的选择可由行解码器140执行，并且位线bl的选择可由列解码器145执行。可为对应的位线bl提供感测放大器(samp)，并将其连接到至少一个相应的本地i/o线对(liot/b)，所述本地i/o线对随后可通过传送门(tg)耦合到至少一个相应的主要i/o线对(miot/b)，所述传送门可充当开关。存储器阵列150还可包含板线和用于管理其操作的对应电路。
19.设备100可采用多个外部端子，其包含分别耦合到命令总线和地址总线以接收命令信号(cmd)和地址信号(addr)的命令端子和地址端子。设备100可进一步包含用以接收片选信号(cs)的片选端子、用以接收时钟信号ck和ckf的时钟端子、数据端子dq、rdqs、dbi和dmi、电源端子vdd、vss和vddq。
20.可从外部向命令端子和地址端子供应地址信号和存储体地址信号(图1中未展示)。可通过命令/地址输入电路105(例如，命令电路)将供应到地址端子的地址信号和存储体地址信号传输到地址解码器110。地址解码器110可接收地址信号且将经解码行地址信号(xadd)供应到行解码器140，将经解码列地址信号(yadd)供应到列解码器145。地址解码器110还可接收存储体地址信号(badd)且将存储体地址信号供应到行解码器140和列解码器145两者。
21.可从存储器控制器向命令端子和地址端子供应命令信号(cmd)、地址信号(addr)和片选信号(cs)。命令信号可表示来自存储器控制器的各种存储器命令(例如，包含存取命令，所述存取命令可包含读取命令和写入命令)。片选信号可用于选择设备100以对提供给命令端子和地址端子的命令和地址作出响应。当将有效片选信号提供给设备100时，可将命令和地址解码，且可执行存储器操作。可通过命令/地址输入电路105将命令信号cmd作为内部命令信号icmd提供到命令解码器115。命令解码器115可包含用于对内部命令信号icmd进行解码以产生用于执行存储器操作的各种内部信号和命令的电路，举例来说，用于选择字
线的行命令信号和用于选择位线的列命令信号。命令解码器115可进一步包含用于跟踪各种计数或值(例如，由设备100接收到的刷新命令或由设备100执行的自刷新操作的计数)的一或多个寄存器。
22.可从存储器阵列150中由行地址(例如，与有效命令一起提供的地址)和列地址(例如，与读取一起提供的地址)指定的存储器单元读取读取数据。可由命令解码器115接收读取命令，所述命令解码器可将内部命令提供到输入/输出电路160，使得可根据rdqs时钟信号经由读取/写入放大器155和输入/输出电路160从数据终端dq、rdqs、dbi和dmi输出读取数据。可在由读取时延信息rl定义的时间提供读取数据，所述读取时延信息rl可编程于设备100中，例如编程于模式寄存器(图1中未展示)中。读取时延信息rl可在ck时钟信号的时钟脉冲方面进行定义。举例来说，读取时延信息rl可以是在设备100接收到读取命令之后当提供相关联的读取数据时ck信号的时钟脉冲数目。
23.写入数据可供应到数据端子dq、dbi和dmi。写入命令可由命令解码器115接收，所述命令解码器115可向输入/输出电路160提供内部命令，以使得写入数据可由输入/输出电路160中的数据接收器接收，并通过输入/输出电路160和读取/写入放大器155被供应到存储器阵列150。可在通过行地址和列地址指定的存储器单元中写入写入数据。可在由写入时延wl信息限定的时间向数据终端提供写入数据。写入时延wl信息可编程于设备100中，例如编程于模式寄存器(图1中未展示)中。1).可在ck时钟信号的时钟脉冲方面来定义写入时延wl信息。举例来说，写入时延信息wl可以是在设备100接收到写入命令之后当接收到相关联写入数据时ck信号的时钟脉冲数目。
24.可以向电源端子供应电源电势vdd和vss。这些电源电势vdd和vss可被供应到内部电压产生器电路170。内部电压产生器电路170可基于电源电势vdd和vss而产生各种内部电势vpp、vod、vary、vperi等等。内部电势vpp可用于行解码器140中，内部电势vod和vary可用于包含在存储器阵列150中的感测放大器中，且内部电势vperi可用于许多其它电路块中。
25.还可以向电源端子供应电源电势vddq。电源电势vddq可连同电源电势vss一起供应到输入/输出电路160。在本发明技术的实施例中，电源电势vddq可以为与电源电势vdd相同的电势。在本发明技术的另一个实施例中，电源电势vddq可以为与电源电势vdd不同的电势。然而，可将专用电源电势vddq用于输入/输出电路160，使得由输入/输出电路160产生的电源噪声不传播到其它电路块。
26.可向时钟端子和数据时钟端子供应外部时钟信号和互补外部时钟信号。外部时钟信号ck、ckf可供应到时钟输入电路120(例如，外部时钟电路)。ck和ckf信号可互补。互补时钟信号可以同时具有相对的时钟电平和相对的时钟电平之间的转变。举例来说，当时钟信号处于低时钟电平时，互补时钟信号处于高电平，且当时钟信号处于高时钟电平时，互补时钟信号处于低时钟电平。此外，当时钟信号从低时钟电平转变到高时钟电平时，互补时钟信号从高时钟电平转变到低时钟电平，并且当时钟信号从高时钟电平转变到低时钟电平时，互补时钟信号从低时钟电平转变到高时钟电平。
27.时钟输入电路120中所包含的输入缓冲器可接收外部时钟信号。举例来说，当由来自命令解码器115的时钟/启用信号启用时，输入缓冲器可接收时钟/启用信号。时钟输入电路120可以接收外部时钟信号以产生内部时钟信号iclk。可将内部时钟信号iclk供应到内部时钟电路130。内部时钟电路130可基于从命令/地址输入电路105接收到的内部时钟信号
iclk和时钟启用(图1中未展示)而提供各种相位和频率受控制的内部时钟信号。举例来说，内部时钟电路130可包含接收内部时钟信号iclk且将各种时钟信号提供到命令解码器115的时钟路径(图1中未示出)。内部时钟电路130可以进一步提供输入/输出(io)时钟信号。io时钟信号可以被供应到输入/输出电路160，并且可以用作用于确定读取数据的输出定时和写入数据的输入定时的定时信号。可以多个时钟频率(例如，以外部时钟信号的一半频率提供io时钟信号)和/或不同相位(例如，提供从外部时钟信号相移0、90、180和/或270度的io时钟信号)提供io时钟信号，使得可以不同数据速率从设备100输出数据以及将数据输入到所述设备。当需要高存储器速度时，较高时钟频率可以是合乎需要的。当期望较低功率消耗时，较低时钟频率可为合意的。内部时钟信号iclk也可供应到定时产生器，且因此可产生各种内部时钟信号。
28.设备100可连接到能够利用存储器临时或永久性存储信息的数个电子装置中的任一者或其部件。举例来说，设备100的主机装置可以是计算装置，例如台式或便携式计算机、服务器、手持式装置(例如，移动电话、平板计算机、数字阅读器、数字媒体播放器)，或其一些部件(例如，中央处理单元、协处理器、专用存储器控制器等)。主机装置可为联网装置(例如，交换机、路由器等)或数字图像、音频和/或视频的记录器、车辆、电器、玩具，或若干其它产品中的任一个。在一个实施例中，主机装置可直接连接到设备100，但在其它实施例中，主机装置可间接连接到存储器装置(例如，通过联网连接或通过中间装置)。
29.设备100可包含
‘
n’个数据管线，其经配置以根据内部时钟信号并行地处理数据(例如，读取数据和/或写入数据)，所述内部时钟信号相比于外部时钟(例如，ck/ckf)具有减小了
‘
1/n’的频率。可使用跨越命令/地址输入电路105、解码器140/145、存储器阵列150、输入/输出电路160和/或上文所描述的其它电路的电路系统来实施并行管线。
30.设备100可包含协调电路(在例如输入/输出电路160、命令/地址输入电路105和/或上文所描述的其它电路处)，其控制一组信号以考量由减小的内部时钟频率引起的粒度的任何损失。举例来说，在一些实施例中，协调电路可控制例如qes和qed信号等启用信号的定时/产生。下文进一步描述协调电路的细节。
31.出于说明性目的，将使用其中n＝2且外部时钟对应于偶数脉冲和奇数脉冲的两管线配置来描述本发明技术的实施例。然而，应理解，设备可用任何数目的管线(即，n》2)实施。
32.并行管线操作
33.图2a到2c说明根据本发明技术的实施例的内部和外部时钟的定时图。图2a说明内部时钟信号dll0、dll90、dll180和dll270以及外部时钟信号clk的定时图200a。设备100(经由例如图1的时钟输入电路120)可基于每一信号的相移90
°
而产生内部时钟信号dll0、dll90、dll180和dll270。换句话说，dll0可具有与对应目标时钟脉冲的上升边缘对准的上升边缘。dll90可从dll0相移90
°
，dll180可从dll90相移90
°
，以此类推。内部时钟信号的每一脉冲与外部时钟信号相比可具有更长的周期(例如，更低的频率)。
34.在一些实施例中，图1的设备100可对应于或包含ddr存储器装置。ddr规范可能需要多个动作，例如对于时钟信号的每一脉冲传达两个信息单位(例如，位)。因此，设备100可使用不同内部时钟信号来协调且实施每一脉冲的多个动作。举例来说，设备100可使用dll0来传达第一位，且使用dll90来传达第二位。设备100可使用dll0、dll90、dll180和dll270来
传达四个位(例如，半字节)，且使用内部时钟信号的两个循环/周期来传达八个位(例如，字)。
35.图2b说明用于处理偶数命令(例如，在外部时钟的偶数脉冲上所接收的命令)的定时图200b。图1的设备100可将外部时钟信号识别为分别对应于偶数和奇数管线的偶数和奇数脉冲(例如，具有n＝2个脉冲的图案)的重复序列。因此，dll0和dll 90(例如，对应于偶数时钟的上升边缘和下降边缘)可用于操作偶数管线，且dll180和dll270可用于操作奇数管线。虽然图2b中未展示，但dll90和dll 270可分别对应于偶数和奇数脉冲的下降边缘，且可用于操作对应的管线。
36.对于图2b中所说明的实例，设备100可从外部源接收偶数时钟脉冲上的读取命令(rd)。作为响应，设备100可产生偶数启用信号rs_e(经由例如地址/命令电路105、时钟输入电路120、输入-输出电路160和/或上文针对图1所描述的其它电路)。偶数启用信号可经配置以操作偶数管线和/或控制定时以用于后续数据处理。对于ddr实例，偶数启用信号可用于控制偶数管线以处理读取数据的位0、1、4、5、8、9、12、13、16和17。而且，奇数管线可处理读取数据的位2、3、6、7、10、11、14和15。换句话说，偶数管线可处理存储的数据单元的一部分位，且奇数管线可处理存储的数据单元的另一部分位。偶数启用信号可进一步指示输出读取数据的第一部分来自偶数管线和/或dll0用于递送读取数据的第一部分。可从dll0开始选择和驱动读取数据的部分，且可根据其它对应内部时钟信号依序选择和驱动其它部分。
37.图2c说明用于处理奇数命令(例如，在外部时钟的奇数脉冲上所接收的命令)的定时图200c。图2c可对应于图1的设备100在外部时钟中的奇数脉冲上接收读取命令。作为响应，设备100可产生奇数启用信号rs_o(经由例如地址/命令电路105、时钟输入电路120、输入-输出电路160和/或上文针对图1描述的其它电路)。奇数启用信号可经配置以操作奇数管线和/或控制定时以用于后续数据处理。对于ddr实例，奇数启用信号可用于控制奇数管线以处理读取数据的位0、1、4、5、8、9、12、13、16和17。而且，偶数管线可处理读取数据的位2、3、6、7、10、11、14和15。奇数启用信号可进一步指示输出读取数据的第一部分来自奇数管线，和/或dll180用于递送读取数据的第一部分。可从dll180开始选择和驱动读取数据的部分，且可根据其它对应内部时钟信号依序选择和驱动其它部分。奇数启用信号与偶数启用信号可不存在交集。在一些实施例中，奇数启用信号与偶数启用信号可部分地重叠。
38.协调电路的实例操作
39.图3说明根据本发明技术的实施例的实例协调电路300的框图。协调电路300可经配置以控制在操作并行管线时的一或多个定时。在控制操作的定时时，协调电路300可经配置以协调信号偏移或偏移定时以考量内部时钟信号与外部时钟信号之间的频率差。出于说明性目的，相对于处理读取输出描述协调电路300。然而，应理解，可针对其它类型的命令(例如，写入)和/或其它类型的操作环境(例如，在中央处理单元(cpu)、图形处理单元(gpu)、调制解调器、数字信号处理器(dsp)、接口电路等等中)实施协调电路300。
40.协调电路300可包含命令解码器302(例如，图1的命令解码器115)，其经配置以将从外部装置接收的命令或其处理结果转换成内部操作命令。举例来说，命令解码器302可接收命令(例如，读取命令)和对应地址(ca)。如上文所描述，所接收命令可识别为偶数或奇数。命令解码器302可产生内部命令，例如，读取-偶数(rd-e)命令和/或读取-奇数(rd-o)命
令。命令解码器302可将内部命令提供到偶数管线路径310和/或奇数管线路径330。偶数管线路径310和奇数管线路径330可各自经配置以协调对应管线的读取输出。在一些实施例中，偶数管线路径310与奇数管线路径330可不存在交集，且在一个时间，偶数管线路径310或奇数管线路径330中的仅一者可在作用中。在其它实施例中，通过偶数管线路径310和奇数管线路径330的处理的终端部分(例如，开始和/或结束部分)可彼此重叠。
41.每一管线路径可包含经配置以协调用于操作相关联管线的对应方面或部分的一组启用信号的启用产生器。举例来说，偶数管线路径310可包含偶数启用产生器314，其经配置以协调用于偶数管线的偶数qed(qed-e)和偶数qes(qes-e)信号的激活。而且，奇数管线路径330可包含奇数启用产生器，其经配置以协调用于奇数管线的奇数qed(qed-o)和奇数qes(qes-o)信号的激活。
42.为了控制qed信号，偶数启用产生器314可包含偶数数据启用电路322。偶数数据启用电路322可(经由例如缓冲器、驱动器、定时器等)经配置以产生用于控制或启用数据(dq)信号的输出的qed-e信号。偶数数据启用电路322可基于偶数内部时钟产生qed-e。换句话说，qed-e的上升边缘可与dll0的上升边缘重合。类似地，奇数启用产生器334可包含经配置以基于奇数内部时钟(dll180)产生qed-o信号的奇数数据启用电路342。
43.此外，启用产生器可包含经配置以控制其它启用信号(例如，qes)的电路系统。所产生的启用可对应于与总体系统和/或行业标准所需要的某些操作和/或输出信号相关联的定时限制。举例来说，用于ddr数据速率的标准可能需要dqs与dq之间的特定时延或偏移，进而决定对应qes与qed信号之间的定时。换句话说，可能需要qes先于qed达特定数目的外部时钟脉冲。
44.所需的延迟或间隔可能并不与并行管线的数目和内部时钟频率的对应减小完全对准。对于两管线配置，对应于奇数个外部时钟脉冲的间隔要求可能需要额外处理。协调电路300可包含时延控制电路304，其经配置以控制且实施所需延迟且考量内部时钟与外部时钟中的粒度差。时延控制电路304可并入于启用产生器中。
45.在一些实施例中，时延控制电路304可经配置以利用非激活管线来考量减小的内部时钟频率。举例来说，偶数启用产生器314可经配置以在时延对应于奇数个外部时钟脉冲时产生用于偶数读取命令的qes-o。并且，奇数启用产生器334可经配置以产生用于奇数个间隔脉冲的奇数读取命令的qes-e。
46.为了利用其它管线，启用产生器中的每一者可包含偶数时延电路和奇数时延电路(例如，用于将信号提供到目标/选定位置的信号驱动器、多路复用器、开关矩阵等等)。举例来说，偶数启用产生器314可包含可根据时延设置306(例如，对应于所需时延的外部时钟脉冲的数目的预定值)选择性地激活的第一偶数时延电路324和第一偶数时延电路326。当时延对应于偶数个脉冲时，可选择第一偶数时延电路324以产生用于偶数命令/管线的qes-e1。当时延对应于奇数个脉冲时，可选择第一奇数时延电路326以产生用于偶数命令的qes-o2(例如，用于dqs的奇数qes信号/启用)。第一偶数时延电路324和第一奇数时延电路326两者皆可根据偶数内部时钟(例如，dll0)产生对应的qes信号。偶数启用产生器314可产生qes-o2，且利用奇数管线/时钟来提供对应于用于偶数命令的奇数个时延循环的一个时钟偏移。
47.类似于偶数启用产生器314，奇数启用产生器334可包含可根据时延设置306选择
性地激活的第二偶数时延电路344和第二奇数时延电路346。当时延对应于偶数个脉冲时，可选择第二偶数时延电路344以产生用于奇数命令/管线的qes-o1。当时延对应于奇数个脉冲时，可选择第二奇数时延电路346以产生用于奇数命令的qes-e2(例如，用于dqs的偶数qes信号/启用)。第二偶数时延电路344和第二奇数时延电路346两者皆可根据奇数内部时钟(例如，dll180)产生对应的qes信号。奇数启用产生器334可产生qes-e2，且利用偶数管线/时钟来提供对应于用于奇数命令的奇数个时延循环的一个时钟偏移。
48.协调电路300可包含用以组合或协调不同qes信号的电路。举例来说，协调电路300可包含偶数选通启用电路328，其经配置以组合qes-e1与qes-e2信号且产生qes-e信号作为组合结果。由于qes-e1和qes-e2中的仅一者将对于每个所接收命令在作用中，因此偶数选通启用电路328(例如，多路复用器、“或”门，等等)可选择性地使传入信号作为qes-e输出而通过。协调电路300可类似地包含经配置以组合qes-o1和qes-o2信号以产生qes-o信号的奇数选通启用电路348(例如，多路复用器、“或”门，等等)。
49.组合qes输出可各自提供到对应管线的输出电路。举例来说，来自偶数选通启用电路328的qes-e可提供到偶数输出电路329，且来自奇数选通启用电路348的qes-o可提供到奇数输出电路349。偶数输出电路329可对应于输出电路350的与偶数管线相关联的部分(例如，图1的输入输出电路160的输出部分)。奇数输出电路349可对应于输出电路350的与奇数管线相关联的部分。所提供的qes信号可用于产生dqs信号。偶数输出电路329和奇数输出电路349还可接收对应的qed信号，且从管线产生dq输出。qed-e可协调待从偶数管线传输的读取数据的初始部分，且qed-o可协调待从奇数管线传输的读取数据的初始部分。
50.作为经协调输出的实例，图4说明根据本发明技术的实施例的经协调信号(例如，qed和qes信号)的定时图400。图4中所说明的实例对应于对在偶数时钟脉冲上接收到的读取命令的响应。由此，可获得且经由如上文所描述的偶数管线发送读取数据的初始部分。
51.在一些实施例中，图1的设备100可产生且使用偶数时钟402(例如，内部信号，例如dll0)和奇数时钟404(例如，经相移内部信号，例如dll180)以跨越对应的偶数管线和奇数管线协调数据处理。偶数时钟402和奇数时钟404可与外部时钟406中的交替脉冲对准，且具有为外部时钟406的频率的一半的频率。
52.设备100可包含图3的协调电路300，如上文所描述，其选择性地使用内部时钟(例如，偶数时钟402或奇数时钟404)以产生协调信号(例如，qed和qes信号)。对于所说明的实例，协调电路300可经配置以实施信号间隔416(例如，对应于图3的时延设置306的延迟)，其覆盖奇数个外部时钟脉冲(例如，一个脉冲)。换句话说，可能需要协调电路300产生在读取数据(dq)之前至少一个外部时钟脉冲的选通或前导码(dqs)。而且，图3的输出电路350可经配置以实施第二协调信号422(例如，用于偶数读取命令实例的qed-e)与实际响应(例如，用于输出读取数据(例如，dq))之间的数据时延要求412(例如，偶数个外部时钟脉冲，例如两个)。
53.基于间隔dqs与dq的奇数个脉冲，协调电路300可选择图3的第一奇数时延电路326(例如，与图3的偶数启用产生器314相关联的电路)来产生第一协调信号424(例如，qes-o)。换句话说，偶数管线可使用偶数启用产生器314来利用奇数管线/时钟用于qes/dqs。由于第一协调信号424与从目标时钟(例如，目标为响应于偶数读取命令操作偶数管线的偶数时钟402)自然地移位一个脉冲的另一时钟(例如，奇数时钟404)对准，因此设备100可使用匹配
内部时钟(例如，对于奇数时钟404)的完整循环的响应延迟432。
54.在替代实施例中，设备100可处理对应管线(例如，偶数管线)内的命令(例如，读取命令)的所有方面。在此情况下，设备100可使用偶数管线(例如，类似于图3的偶数启用产生器314)产生匹配的协调信号426(例如，与图3的qes-e1对准的信号)。偶数管线可限于根据偶数时钟402产生匹配协调信号426和/或响应(例如，dqs)。由此，设备100可包含用以在一个外部时钟脉冲的裕度内捕获qes信号、基于偶数时钟402的下降边缘对操作进行定时和/或基于经移位内部时钟(例如，dll90)对操作进行定时的专用电路系统。
55.与替代实施例相比，经配置以选择性地利用与其它/非目标管线相关联的电路的时延控制电路304提供适应于操作之间的不同间隔或时延要求的灵活性。时延控制电路304可允许设备100使操作延迟奇数个脉冲(例如，与内部时钟频率不一致的持续时间)，同时维持用于内部处理的定时裕度。此外，时延控制电路304可使用现有电路系统(例如，与其它管线相关联的电路/时钟)或最小额外电路系统(例如，交越协调电路系统，例如奇数时延电路)提供所需的粒度。
56.实例处理流程
57.图5是说明根据本发明技术的实施例操作设备(例如，图1的设备100)的实例方法500的流程图。方法500可用于选择性地控制操作(例如，dq和dqs)之间的延迟。方法500可对应于上文所描述的电路(例如，图3的协调电路300)和/或定时图(例如，图4的定时图400)中的任一者。
58.在框502处，设备100可确定时延设置(例如，时延设置306)。设备100可存取预定存储器位置(例如，熔丝设置)以确定时延设置和图4的对应信号间隔416。
59.在决策框504处，设备100可确定所确定的时延是否对应于偶数个外部时钟脉冲(例如，时延是否对应于管线数量的因数)。举例来说，设备100可将与时延设置306或对应信号间隔416相关联的脉冲的数目除以n以查看余数是否大于0。如果余数为0，那么设备100可确定时延为偶数或n(例如，设备100中的管线的数目)的倍数。否则，设备100可确定时延为奇数。
60.设备100可根据偶数/奇数确定来选择和激活电路路径。在一些实施例中，可用电路路径可包含例如对于n＝2的偶数时延和奇数时延电路，其各自经配置以根据与对应管线相关联的内部时钟产生用于实施第一操作和第二操作中的一者(例如，产生dqs或dq流)的启用信号(例如，qes和qed)。
61.在框506处，当时延设置306对应于用于外部时钟的偶数个脉冲时，设备100可选择且激活偶数时延路径(例如，图3的第一偶数时延电路324和/或图3的第二偶数时延电路344)。可沿着对应管线(例如，用于偶数命令的偶数管线或用于奇数命令的奇数管线)激活和/或路由启用信号。举例来说，当信号间隔416对应于偶数个外部时钟脉冲时，设备100可选择将(1)与偶数启用时钟相关联的启用信号递送到偶数管线且将(2)与奇数启用时钟相关联的信号递送到奇数管线的偶数时延路径。
62.否则，在框508处，当时延设置306对应于奇数个脉冲时，设备100可激活与奇数时延相关联的路径/电路(例如，图3的第一奇数时延电路326和图3的第二奇数时延电路346)。可选择奇数时延路径以激活和/或跨越互补管线路由启用信号中的一或多者。换句话说，可选择第一奇数时延电路326以将与偶数启用时钟对准的qes-o2提供到奇数管线，且可选择
第二奇数时延电路346以将与奇数启用时钟对准的qes-e2提供到偶数管线。
63.在框510处，设备100可在操作期间(例如，在设置/确定时延设置306之后)接收命令。所接收命令可用于处理和/或在电路之间传达数据。举例来说，所接收命令可包含用于存储器(例如，基于ddr的dram)的读取命令。
64.在框512处，设备100可识别命令的接收定时。如上文所描述，设备100可将接收定时识别为用于外部时钟的n脉冲重复图案内的位置。对于偶数和奇数管线实施例，设备100(经由例如地址命令输入电路105、命令解码器115、时钟输入电路和/或上文针对图1描述的其它电路)可确定命令是否与外部时钟的偶数时钟脉冲或奇数时钟脉冲对准。
65.在框514处，设备100可根据接收定时处理数据。设备100可跨越管线并行地处理数据的非重叠部分。因此，可根据频率为外部时钟的频率的1/n的内部时钟以较慢速度处理数据。
66.在框516处，设备100可根据所识别的定时选择目标管线。举例来说，设备100可选择偶数管线用于处理与偶数时钟对准的命令(例如，偶数命令)，或选择奇数管线用于处理与奇数时钟对准的命令(例如，奇数命令)。所选管线可驱动总体操作的实施。举例来说，偶数管线可处理偶数命令的读取数据的至少初始部分。而且，奇数管线可处理奇数命令的读取数据的至少初始部分。另一(例如，其余、非目标和/或互补)管线可根据预定图案处理读取数据的其它或交替部分。
67.在框518处，设备100可协调管线的操作实施。设备100可通过控制用于起始过程的定时(例如，通过控制对应于操作的启用信号)来协调操作实施。当两个操作对应于定时要求(例如，信号间隔416)时，设备100(经由例如图3的协调电路300或其部分)可根据时延设置控制启用信号。
68.设备100可基于上文所描述的经激活路径而控制启用信号。在框520处，当信号间隔416对应于偶数个脉冲时，设备100可使用与目标管线相关联的相同内部时钟来协调操作。否则，在框522处，当信号间隔416对应于奇数个脉冲时，设备100可使用不同内部时钟，由此交越管线以协调操作。作为针对奇数个分离脉冲的实例，可根据其它内部时钟(例如，用于奇数命令的偶数内部时钟和用于偶数命令的奇数内部时钟)实施一个操作(例如，dqs产生)和对应的启用(qes)。可根据目标内部时钟(例如，用于偶数命令的偶数内部时钟，等)实施其它时间受限操作(例如，dq产生)和对应的启用(qed)。
69.在一些实施例中，可使用组合电路(例如，上文针对图3所描述的偶数选通启用电路328和/或奇数选通启用电路348)来实施协调过程，以组合由不同潜在源产生的信号。换句话说，组合电路可完成交越且跨越不同管线(例如，从非目标管线到目标管线)路由启用信号。
70.在框524处，设备100可实施协调后的第一操作和第二操作。举例来说，设备100可根据启用信号(例如，分别根据qes和qed)起始操作(例如，dqs和dq输出)。
71.图6是包含根据本发明技术的实施例的设备的系统的示意图。上文参考图1到5描述的任何一种上述设备(例如，存储器装置)可并入到或实施于存储器(例如，存储器装置600)或大量更大和/或更复杂系统中的任一者中，其代表性实例是图6中示意性地展示的系统680。系统680可包含存储器装置600、电源682、驱动器684、处理器686和/或其它子系统或组件688。存储器装置600可包含大体上类似于上文参考图1到5所描述设备的特征的那些特
征，且因此可包含来自主机装置的用于执行直接读取请求的各种特征。所得系统680可执行多种功能中的任一种，例如存储器存储、数据处理和/或其它合适的功能。因此，代表性系统680可包含但不限于手持式装置(例如，移动电话、平板电脑、数字阅读器和数字音频播放器)、计算机、车辆、电器和其它产品。系统680的组件可容纳于单个单元中或分布在多个互连的单元中(例如，通过通信网络)。系统680的组件还可包含远程装置和多种计算机可读媒体中的任一种。
72.综上所述，应了解，本文中已经出于说明的目的描述了本发明技术的具体实施例，但是可以在不偏离本公开的情况下进行各种修改。另外，在特定实施例的上下文中描述的新技术的某些方面也可在其它实施例中组合或去除。此外，尽管已经在那些实施例的上下文中描述了与新技术的某些实施例相关联的优点，但其它实施例也可以显示此类优点，且并非所有的实施例都要显示此类优点以落入本发明技术的范围内。因此，本公开和相关联的技术可以涵盖未明确地在本文中示出或描述的其它实施例。
73.在上文所说明的实施例中，已在dram装置的上下文中描述了所述设备。然而，根据本发明技术的其它实施例配置的设备可包含除dram装置之外或代替dram装置的其它类型的合适存储媒体，例如并入有基于nand或基于nor的非易失性存储媒体(例如，nand快闪)的装置、磁性存储媒体、相变存储媒体、铁电存储媒体等。
74.如本文所使用的术语“处理”包含操控信号和数据，例如写入或编程、读取、擦除、刷新、调整或改变值、计算结果、执行指令、汇编、传输，和/或操控数据结构。术语数据结构包含布置为位、字或码字、块、文件、输入数据、系统产生的数据(例如，计算出的或产生的数据)以及程序数据的信息。此外，如本文中所使用的术语“动态”描述在对应装置、系统或实施例的操作、使用或部署期间及在运行制造商的固件或第三方固件之后或同时进行的过程、功能、动作或实施方案。动态地进行过程、功能、动作或实施方案可能在设计、制造和初始测试、设置或配置后或之后发生。
75.以充分细节描述上文实施例以使所属领域的技术人员能够制作和使用实施例。然而，相关领域的技术人员将理解，所述技术可具有额外实施例，且所述技术可在没有上文参考图1到6描述的实施例的若干细节的情况下实践。

技术特征：

1.一种设备，其包括：外部时钟电路，其经配置以接收具有外部频率的外部时钟，其中所述外部时钟与外部装置共享；一组管线，其耦合到所述外部时钟电路且经配置以根据根据所述外部时钟接收的命令处理数据，其中所述一组管线包含n个管线，其各自经配置以根据具有为所述外部频率的1/n的内部频率的对应内部时钟处理所述数据的1/n部分，且处理所述数据包含实施第一过程且接着实施第二过程，其中所述第二过程由于信号间隔而在所述第一过程之后；时延控制电路，其耦合到所述一组管线且经配置以根据所述信号间隔与n之间的比较控制所述第一过程和所述第二过程的实施，其中控制所述实施对应于根据所述信号间隔控制所述第一过程和所述第二过程的起始。2.根据权利要求1所述的设备，其中：所述外部时钟对应于具有n个脉冲的重复图案，其中所述n个脉冲中的每一者对应于所述n个管线中的一个独特管线；所述n个管线中的每一者经配置以在于所述外部时钟的对应脉冲上接收到所述命令时处理所述数据的至少初始部分；以及所述时延控制电路经配置以在所述信号间隔对应于不是n的因数的脉冲的数目时使用与不同管线相关联的电路来起始所述第一过程或所述第二过程，其中所述不同管线对应于不同于与所述所接收命令相关联的所述脉冲的脉冲。3.根据权利要求1所述的设备，其中控制所述第一过程和所述第二过程的起始包含分别控制第一启用信号和第二启用信号。4.根据权利要求1所述的设备，其中：n为二；所述外部时钟对应于交替的偶数和奇数脉冲，且具有为所述内部频率的两倍的所述外部频率；所述一组管线包含：(1)偶数管线，其经配置以在于所述外部时钟的偶数循环上接收到所述命令时处理所述数据的至少初始部分；以及(2)奇数管线，其经配置以在于所述外部时钟的奇数循环上接收到所述命令时处理所述数据的至少所述初始部分；且当所述信号间隔对应于用于所述外部时钟的奇数个循环时，所述时延控制电路经配置以在起始所述第一过程或所述第二过程时使用(1)与用于在所述偶数循环上接收的所述命令的所述奇数管线相关联的电路或(2)与用于在所述奇数循环上接收的所述命令的所述偶数管线相关联的电路。5.根据权利要求4所述的设备，其中所述时延控制电路经配置以：通过产生选通启用信号以开始双态触发选通信号来起始所述第一过程；以及通过产生数据启用信号以根据所述选通信号协调数据流来起始所述第二过程。6.根据权利要求5所述的设备，其中：所述内部时钟包含分别与所述外部时钟的所述偶数脉冲和所述奇数脉冲对准的偶数内部时钟和奇数内部时钟；
所述时延控制电路经配置以对于在所述偶数循环上接收的所述命令，基于所述奇数内部时钟产生(1)所述选通启用信号，且基于所述偶数内部时钟产生(2)所述数据启用信号，以及对于在所述奇数循环上接收的所述命令，基于所述偶数内部时钟产生(1)所述选通启用信号，且基于所述奇数内部时钟产生(2)所述数据启用信号。7.根据权利要求6所述的设备，其中所述时延控制电路包含：偶数启用产生器电路，其经配置以响应于在所述偶数循环上接收的所述命令，且根据所述偶数内部时钟，所述偶数启用产生器电路具有第一偶数时延电路，其经配置以基于所述偶数内部时钟产生用于产生所述选通启用信号的第一偶数选通启用信号，以及第一奇数时延电路，其经配置以基于所述奇数内部时钟产生第一奇数选通启用信号，从而产生所述选通启用信号；以及奇数启用产生器电路，其经配置以响应于在所述奇数循环上接收的所述命令，且根据所述奇数内部时钟，所述奇数启用产生器电路具有第二偶数时延电路，其经配置以基于所述奇数内部时钟产生用于产生所述选通启用信号的第二奇数选通启用信号，以及第二奇数时延电路，其经配置以基于所述偶数内部时钟产生用于产生所述选通启用信号的第二偶数选通启用信号；其中所述时延控制电路经配置以选择(1)所述第一偶数时延电路和所述第一奇数时延电路中的一者以及(2)所述第二奇数时延电路和所述第二偶数时延电路中的一者，其中根据对应于所述信号间隔的时延设置进行所述选择。8.根据权利要求7所述的设备，其中所述时延控制电路经配置以当所述信号间隔对应于所述外部时钟的偶数个循环时，选择(1)所述第一偶数时延电路和所述第二偶数时延电路，或当所述信号间隔对应于所述外部时钟的奇数个循环时，选择(2)所述第一奇数时延电路和所述第二奇数时延电路。9.根据权利要求7所述的设备，其中所述时延控制电路包含：偶数选通启用电路，其耦合到所述第一偶数时延电路和所述第二奇数时延电路，所述偶数选通启用电路经配置以组合来自所述耦合的电路的所述第一偶数选通启用信号和所述第二偶数选通启用信号以产生组合偶数选通启用信号；以及奇数选通启用电路，其耦合到所述第一奇数时延电路和所述第二偶数时延电路，所述奇数选通启用电路经配置以组合来自所述耦合的电路的所述第一奇数选通启用信号和所述第二奇数选通启用信号以产生组合奇数选通启用信号。10.根据权利要求9所述的设备，其中所述偶数选通启用电路和所述奇数选通启用电路各自包含多路复用器或“或”门。11.一种存储器装置，其包括：外部时钟电路，其经配置以接收具有外部频率的外部时钟，其中所述外部时钟表示交替的偶数脉冲和奇数脉冲；耦合到所述外部时钟电路的偶数管线和奇数管线，所述偶数管线和所述奇数管线各自
经配置以根据所接收命令且根据频率为所述外部频率的一半的对应内部时钟处理数据的非重叠部分，其中所述偶数管线经配置以(1)根据与所述外部时钟的所述偶数脉冲对准的偶数内部时钟操作，且(2)当在所述外部时钟的偶数循环上接收到所述命令时，处理所述数据的至少初始部分，且所述奇数管线经配置以(1)根据与所述外部时钟的所述奇数脉冲对准的奇数内部时钟操作，且(2)当在所述外部时钟的奇数循环上接收到所述命令时，处理所述数据的至少所述初始部分；以及时延控制电路，其耦合到所述偶数管线和所述奇数管线，且经配置以在处理所述数据时选择性地协调第一操作和第二操作的实施，其中(1)使用所述偶数内部时钟实施所述第一操作和所述第二操作中的一者，且(2)当所述第一操作和所述第二操作之间的目标延迟对应于用于所述外部时钟的奇数个脉冲时，使用所述奇数内部时钟实施所述第一操作和所述第二操作中的另一者。12.根据权利要求11所述的存储器装置，其中：所述所接收命令为读取命令；所述第一操作和所述第二操作包含产生数据选通信号dqs且产生读取输出dq，其中所述dqs在所述dq之前达前导码长度；所述时延控制电路经配置以通过产生(1)用以激活所述dqs的选通启用信号qes和(2)用以激活所述dq的输出的数据启用信号qed而选择性地协调实施，其中所述qed是根据与所述所接收时钟脉冲相关联的所述偶数内部时钟或所述奇数内部时钟而产生，且当所述目标延迟对应于奇数个脉冲时，所述qes是根据与所述所接收时钟脉冲互补的所述偶数内部时钟或所述奇数内部时钟中的另一者而产生。13.根据权利要求12所述的存储器装置，其中所述时延控制电路经配置以使用(1)与目标管线相关联的电路来产生所述qed以开始经由所述目标管线产生所述dq，且使用(2)与互补管线相关联的电路来产生所述qes以产生在所述dq之前达所述奇数个脉冲的所述dqs。14.根据权利要求11所述的存储器装置，其中所述存储器装置包括随机存取存储器ram。15.一种操作设备的方法，所述方法包括：接收命令；将所述命令的接收定时识别为对应于与所述命令的传达相关联的外部信号中的奇数脉冲或偶数脉冲；响应于所述命令而使用偶数管线和奇数管线处理数据，其中所述偶数管线和所述奇数管线各自经配置以根据频率为所述外部频率的一半的对应内部时钟处理所述数据的非重叠部分，所述偶数管线经配置以(1)根据与所述外部时钟的所述偶数脉冲对准的偶数内部时钟操作，且(2)当在所述外部时钟的偶数循环上接收到所述命令时，处理所述数据的至少初始部分，且所述奇数管线经配置以(1)根据与所述外部时钟的所述奇数脉冲对准的奇数内部时钟
操作，且(2)当在所述外部时钟的奇数循环上接收到所述命令时，处理所述数据的至少所述初始部分；以及在处理所述数据时协调第一操作和第二操作的实施，其中(1)使用所述偶数内部时钟实施所述第一操作和所述第二操作中的一者，且(2)当所述第一操作与所述第二操作之间的目标延迟对应于用于所述外部时钟的奇数个脉冲时，使用所述奇数内部时钟实施所述第一操作和所述第二操作中的另一者。16.根据权利要求15所述的方法，其进一步包括：通过产生数据选通信号dqs来实施所述第一操作；通过产生读取输出dq来实施所述第二操作，其中所述dqs在所述dq之前达前导码长度；其中：所述所接收命令为读取命令；协调所述实施包含产生(1)用以激活所述dqs的选通启用信号qes及(2)用以激活所述dq的输出的数据启用信号qed，其中所述qed是根据与所述所接收时钟脉冲相关联的所述偶数内部时钟或所述奇数内部时钟而产生，且当所述目标延迟对应于奇数个脉冲时，所述qes是根据与所述所接收时钟脉冲互补的所述偶数内部时钟或所述奇数内部时钟中的另一者而产生。17.根据权利要求16所述的方法，其中，当所述目标延迟对应于奇数个脉冲时，且当在偶数时钟脉冲上接收到所述读取命令时，协调所述实施包含：根据所述偶数内部时钟产生所述qed；以及根据所述奇数内部时钟产生所述qes。18.根据权利要求15所述的方法，其中协调所述实施包含当所述目标延迟对应于奇数个脉冲时，使用不同管线来至少起始所述第一操作和所述第二操作。19.根据权利要求15所述的方法，其进一步包括：确定表示所述目标延迟的时延设置；基于所述时延设置选择用于每一管线的偶数时延电路或奇数时延电路，所述偶数时延电路和所述奇数时延电路各自经配置以根据与所述对应管线相关联的所述内部时钟产生用于实施所述第一操作和所述第二操作中的一者的启用信号，其中：所述偶数时延电路经配置以在所述目标延迟对应于偶数个时钟脉冲时产生用于所述对应管线的所述启用信号；且所述奇数时延电路经配置以在所述目标延迟对应于奇数个时钟脉冲时产生用于互补管线的所述启用信号。20.根据权利要求19所述的方法，其中协调所述实施包含当所述目标延迟对应于奇数个时钟脉冲时，将所述启用信号从所述互补管线路由到所述对应管线。

技术总结

本申请案涉及包含并行管线控制的设备和其制造方法。本发明描述与跨越并行处理管线协调一组定时关键操作有关的方法、设备和系统。所述协调可包含：当所述操作之间的间隔对应于管线数目时，使用(1)与对应管线相关联的电路系统来产生与所述定时临界操作相关联的启用信号，或当所述间隔不为所述管线数目的因数时，使用(2)与非对应或另一管线相关联的电路系统。系统。系统。