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具有片内终结电路的非易失性存储器和包括其的存储器件的制作方法

具有片内终结电路的非易失性存储器和包括其的存储器件
1.本技术是申请日为2018年5月16日、申请号为201810466576.5、发明名称为“具有片内终结电路的非易失性存储器和包括其的存储器件”的中国发明专利申请的分案申请。
2.相关申请的交叉引用
3.本技术要求于2017年5月16日在美国知识产权局提交的美国专利申请第62/506,641号以及于2017年9月20日在韩国知识产权局提交的韩国专利申请第10-2017-0121313号的权益，其公开内容通过引用整体并入本文。
技术领域
4.本发明构思涉及一种存储器器件，并且更具体地涉及包括片内终结(在下文中称为“odt”)电路的非易失性存储器，包括该非易失性存储器的存储器件以及操作该存储器件的方法。

背景技术：

5.存储器件可以包括非易失性存储器和被配置为控制非易失性存储器的控制器。非易失性存储器和控制器之间的通信可以在比包括诸如动态随机存取存储器(dram)或静态随机存取存储器(sram)之类的高速存储器的存储器系统中执行的通信相对更低的操作频率下执行。因此，非易失性存储器和控制器之间的信号质量(例如，信号完整性)不是存储器件整体性能的关键因素。然而，近来，存储器件的高速操作成为必需，为了提高包括存储器器件的计算系统或移动通信系统的整体性能，信号完整性已经成为存储器件的更重要的因素。

技术实现要素：

6.根据本发明构思的示例性实施例，提供了一种非易失性存储器(nvm)器件。nvm器件包括数据引脚、控制引脚、片内终结(on-die termination,odt)引脚以及共同连接到数据引脚和控制引脚的多个nvm存储器芯片。nvm芯片中的第一nvm芯片包括odt电路。第一nvm芯片基于通过控制引脚接收的控制信号和通过odt引脚接收的odt信号来确定odt写入模式和odt读取模式中的一个，在odt写入模式期间使用odt电路对数据引脚执行odt，并在odt读取模式期间使用odt电路对控制引脚执行odt。
7.根据本发明构思的示例性实施例，提供了一种非易失性存储器(nvm)器件。该nvm器件包括数据引脚、控制引脚、第一片内终结(odt)引脚、第二odt引脚以及共同连接到数据引脚和控制引脚的多个nvm存储器芯片。nvm芯片中的第一nvm芯片包括odt电路。第一nvm芯片基于通过第一odt引脚接收的第一odt信号和通过第二odt引脚接收的第二odt信号来确定odt写入模式和odt读取模式中的一个，在odt写入模式期间使用odt电路对数据引脚执行odt，并在odt读取模式期间使用odt电路对控制引脚执行odt。
8.根据本发明构思的示例性实施例，提供了一种非易失性存储器(nvm)装置。nvm器件包括数据引脚、第一控制引脚、第二控制引脚以及共同连接到数据引脚和第一控制引脚
的多个nvm存储器芯片。第一nvm芯片基于通过第一控制引脚接收的第一控制信号和通过第二控制引脚接收的第二控制信号来确定odt写入模式和odt读取模式中的一个，在odt写入模式期间使用odt电路来对数据引脚执行odt，当第一控制信号为读取使能信号时，使用odt电路在odt读取模式期间对第一控制引脚执行odt，并且当第一和第二控制信号指示是否将对数据引脚还是读取使能引脚执行odt时，在odt读取模式期间使用odt电路来对nvm器件的读取使能引脚执行odt。
9.根据本发明构思的示例性实施例，提供了一种存储器系统，包括：非易失性存储器nvm；和控制器，被配置为控制所述nvm，其中所述控制器包括：数据引脚，被配置为在读取操作期间通过数据总线接收读取数据；数据选通引脚，被配置为在读取操作期间通过数据选通信号总线接收数据选通信号；读取使能引脚，被配置为在读取操作期间通过读取使能信号总线发送读取使能信号，所述读取使能信号包括前导码部分、切换部分和后同步码部分；和片内终结odt引脚，被配置为在读取操作期间发送odt信号，其中所述odt信号使能和禁用所述nvm的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结，以及其中，在读取使能信号下降之后的读取使能信号的前导码部分期间，终结被使能，并且在读取使能信号的后同步码部分期间，终结被禁用。
10.根据本发明构思的示例性实施例，提供了一种存储器系统，包括：非易失性存储器nvm；和控制器，被配置为控制所述nvm，其中所述控制器包括：数据引脚，被配置为在写入操作期间通过数据总线发送写入数据；数据选通引脚，被配置为在写入操作期间通过数据选通信号总线发送数据选通信号，所述数据选通信号包括前导码部分、切换部分和后同步码部分；和片内终结odt引脚，被配置为在写入操作期间发送odt信号，其中所述odt信号使能和禁用所述nvm的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结，以及其中，在数据选通信号下降之后的数据选通信号的前导码部分期间，终结被使能，并且在数据选通信号的后同步码部分期间，终结被禁用。
11.根据本发明构思的示例性实施例，提供了一种控制器，包括：数据引脚，被配置为在读取操作期间通过数据总线接收读取数据；数据选通引脚，被配置为在读取操作期间通过数据选通信号总线接收数据选通信号；读取使能引脚，被配置为在读取操作期间通过读取使能信号总线发送读取使能信号，所述读取使能信号包括前导码部分、切换部分和后同步码部分；和片内终结odt引脚，被配置为在读取操作期间发送odt信号，其中所述odt信号使能和禁用非易失性存储器(nvm)的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结，以及其中，在读取使能信号下降之后的读取使能信号的前导码部分期间，终结被使能，并且在读取使能信号的后同步码部分期间，终结被禁用。
12.根据本发明构思的示例性实施例，提供了一种控制器，包括：数据引脚，被配置为在写入操作期间通过数据总线发送写入数据；数据选通引脚，被配置为在写入操作期间通过数据选通信号总线发送数据选通信号，所述数据选通信号包括前导码部分、切换部分和后同步码部分；和片内终结odt引脚，被配置为在写入操作期间发送odt信号，其中所述odt信号使能和禁用非易失性存储器(nvm)的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结，以及其中，在数据选通信号下降之后的数据选通信号的前导码部分期间，终结被使能，并且在数据选通信号的后同步码部分期间，终结被禁用。
附图说明
13.根据以下结合附图的详细描述，将更清楚地理解本发明构思的示例性实施例，其中：
14.图1是示意性示出根据本发明构思的示例性实施例的存储器件的框图；
15.图2是图1的片内终结(odt)电路的示例的电路图；
16.图3示出了在图1的存储器件的写入操作期间的odt电路的连接，图4示出了在图1的存储器件的读取操作期间odt电路的连接；
17.图5是更详细地示出根据本发明构思的示例性实施例的图1的存储器件的框图；
18.图6是详细示出根据本发明构思的示例性实施例的第一存储器芯片的框图；
19.图7a是根据实施例的写入操作的时序图，图7b是根据实施例的读取操作的时序图；
20.图8是详细示出根据本发明构思的示例性实施例的图5的odt控制电路的框图；
21.图9是详细示出根据本发明构思的示例性实施例的第一存储器芯片的框图；
22.图10a是根据实施例的写入操作的时序图，图10b是根据实施例的读取操作的时序图；
23.图11是详细示出根据本发明构思的示例性实施例的图9的odt控制电路的框图；
24.图12是详细示出根据本发明构思的示例性实施例的图9的输入缓冲器控制电路的框图；
25.图13是根据实施例的非易失性存储器和控制器之间的写入操作的流程图，图14是根据实施例的非易失性存储器和控制器之间的读取操作的流程图；
26.图15是示意性地示出根据本发明构思的示例性实施例的存储器件的框图；
27.图16示出了在图15的存储器件的写入操作期间odt电路的连接，图17示出了在图15的存储器件的读取操作期间的odt电路的连接；
28.图18是详细示出根据本发明构思的示例性实施例的第一存储器芯片的框图；
29.图19a是根据实施例的写入操作的时序图，图19b是根据实施例的读取操作的时序图。
30.图20是根据实施例的非易失性存储器和控制器之间的写入操作的流程图，图21是根据实施例的非易失性存储器和控制器之间的读取操作的流程图；以及
31.图22是示出根据本发明构思的示例性实施例的电子装置的框图。
具体实施方式
32.图1是示意性示出根据本发明构思的示例性实施例的存储器件sd1的框图。
33.参考图1，存储器件sd1包括非易失性存储器(nvm)10和控制器20(例如，控制电路)，并且nvm10包括第一nvm芯片100和第二nvm芯片200。nvm 10可以包括至少包括第一nvm芯片100和第二nvm芯片200的多个nvm芯片，并且因此可以被称为“多芯片存储器”。例如，第一nvm芯片100和第二nvm芯片200中的每一个可以是双管芯封装(ddp)或四管芯封装(qdp)。每个nvm芯片可以包括多个存储块。
34.第一nvm芯片100包括片内终结(odt)电路101，并且第二nvm芯片200包括odt电路201。根据实施例，第一nvm芯片100和第二nvm芯片200中的每一个是nand闪存芯片。然而，本
发明构思不限于此。例如，第一nvm芯片100和第二nvm芯片200中的至少一个可以是电阻式存储器芯片，诸如电阻式随机存取存储器(reram)、相变ram(pram)和磁性ram(mram)。在下文中，为了方便起见，将第一nvm芯片100和第二nvm芯片200称为第一芯片100和第二芯片200。
35.nvm 10和控制器20经由第一信号线sl1至第四信号线sl4彼此通信。命令和地址可以经由第一信号线sl1发送，并且数据信号dq可以经由第一信号线sl1发送。例如，地址指示nvm 10中的位置，数据信号dq包括数据，并且命令可包括指示写入数据的地址的写入命令或指示接收数据的地址的读取命令。第一信号线sl1可以被称为输入和输出线或输入和输出总线。在下文中，将通过聚焦在经由第一信号线sl1发送数据信号dq的部分中的odt电路101和201的操作来给出描述。这里，第一信号线sl1可以被称为数据线或数据总线。数据选通信号(dqs)可以经由第二信号线sl2发送，并且第二信号线sl2可以被称为数据选通信号线或数据选通信号总线。控制信号ctrl可以经由第三信号线sl3发送，并且第三信号线sl3可以被称为控制信号线。odt信号(odtx)可以经由第四信号线sl4发送，并且第四信号线sl4可以被称为odt信号线。
36.在写入操作期间，控制器20输出写入命令和地址，然后输出数据信号dq和数据选通信号dqs。在读取操作期间，控制器20输出读取命令和地址，然后接收数据信号dq。在实施例中，数据选通信号dqs以高速第一频率切换。因此，数据选通信号dqs可以从未被选定的第一储器芯片100或第二存储器芯片200被反射(reflected)。高速第一频率的例子包括400mhz、500mhz、600mhz等。
37.控制器20生成用于控制odt电路101和201的odt信号odtx，以及用于控制第一存储器芯片100和第二存储器芯片200的操作的控制信号ctrl。在示例性实施例中，odt信号odtx控制何时以使能(例如，激活)或禁用(例如，去激活)odt电路101和201。根据实施例，控制信号ctrl包括用于使能第一存储器芯片100和第二存储器芯片200的读取操作的读取使能信号nrex。在实施例中，读取使能信号nrex以高速第二频率切换。因此，读取使能信号nrex可以从未被选定的第一存储器芯片100或第二存储器芯片200被反射。例如，所选定的存储器芯片可以是从中读取或被写入到(例如，处理读取或写入命令)的存储器芯片，而未被选定的存储器芯片可以是待机的存储器芯片(例如，不是当前正在处理读取或写入命令)。在示例性实施例中，第一频率和第二频率是相同的。
38.根据实施例，在其中数据选通信号dqs以第一频率切换用于写入操作的部分(例如，时间段)期间，控制器20激活odt信号odtx以禁止数据选通信号dqs从未被选定并处于待机状态的第一存储器芯片100或第二存储器芯片200被反射。根据实施例，在其中读取使能信号nrex以第二频率切换用于读取操作的部分期间，控制器20激活odt信号odtx以禁止读取使能信号nrex从未被选定并处于待机状态的第一存储器芯片100或第二存储器芯片200。
39.nvm10包括第一引脚p1至第四引脚p4，并且第一存储器芯片100和第二存储器芯片200可共同连接至第一引脚p1至第四引脚p4中的每一个。第一引脚p1至第四引脚p4可以被称为第一至第四焊盘(pad)。第一引脚p1被分别连接到第一信号线sl1，并且可以被称为输入和输出引脚或数据引脚。第二引脚p2被连接到第二信号线sl2，并且可以被称为数据选通信号引脚。第三引脚p3被连接到第三信号线sl3，并且可以被称为控制信号引脚。第四引脚p4被连接到第四信号线sl4，并且可以被称为odt引脚。在实施例中，控制器20被配置为向
nvm 10输出指示是否允许odt的odt设置命令(例如，在数据引脚dq、数据选通引脚dqs、控制引脚ctrl等上允许)，并且nvm 10被配置为解释/运行odt设置命令。例如，在接收到odt设置命令时，nvm 10可以将其一个或多个引脚配置为接收odt信号的odt引脚。同时，控制器20包括分别被连接到第一sl1至第四信号线sl4的第一引脚至第四引脚p1'至p4'。
40.例如，第二信号线sl2可以经由第二引脚p2公共地连接到第一存储器芯片100和第二存储器芯片200，并且经由第二信号线sl2发送的数据选通信号dqs可以共同地施加到第一存储器芯片100和第二存储器芯片200。例如，当第一存储器芯片100未被选定并且第二存储器芯片200被选定时，数据选通信号dqs可以从处于待机状态的第一存储器芯片100被反射。
41.然而，根据本实施例，nvm 10经由第四引脚p4从控制器20接收odt信号odtx。未被选定的第一存储器芯片100基于odt信号odtx来使能odt电路101，并且odt电路101连接到第二信号线sl2。在实施例中，odt电路到信号线的连接可以将终端电阻附加到该信号线。因此，可以禁止数据选通信号dqs从在待机状态下的第一存储器芯片100被反射，并因此可以改善信号完整性裕度(margin)。
42.根据示例性实施例，nvm 10经由第三引脚p3从存储器控制器20接收控制信号ctrl。未被选定的第一存储器芯片100基于控制信号ctrl来确定关于被选定的第二存储器芯片200的操作是写入操作还是读取操作，并基于所确定的结果来确定odt模式。例如，控制信号ctrl可以是读取使能信号nrex。在下文中，将通过聚焦其中控制信号ctrl是读取使能信号nrex的实施例来给出描述。然而，本发明构思不限于此，并且控制信号ctrl可以是指示nvm10的操作的各种控制信号中的至少一个。在示例性实施例中，nvm10可以基于通过第一引脚p1接收的阻抗信号(impedance signal)来修改odt电路101的阻抗。
43.odt电路101包括串联连接的odt开关sw1和odt电阻器r
tt
。odt开关sw1连接在电源电压端子v
tt
和odt电阻器r
tt
之间，并且基于odt信号odtx和控制信号ctrl被驱动。提供给电源电压端子v
tt
的电压可以与支持nvm 10的电源电压相同。odt电阻器r
tt
的一端被连接到odt开关sw1，并且odt电阻器r
tt
的另一端可以被连接到第一信号线sl1至第三信号线sl3中的一个。当odt开关sw1响应于odt信号odtx和控制信号ctrl而导通(例如，闭合)时，电源电压端子v
tt
被连接到第一信号线sl1至第三信号线sl3中的一个。然而，odt电路101的结构不限于此。例如，odt电阻器r
tt
可以被布置在电源电压端子v
tt
和odt开关sw1之间。odt电路201包括串联连接的odt电阻器r
tt
和odt开关sw2，并且可以与odt电路101基本相同地实现。在实施例中，odt开关(例如sw1或sw2)由晶体管来实现。
44.当nvm10不包括第四引脚p4时，控制器20可以在将写入命令或读取命令发送到第二存储器芯片200之前将odt使能命令发送到第一存储器芯片100。然而，在在这种情况下，由于控制器20花费更多时间向nvm 10输入命令，所以命令开销(command overhead)增加。具体地，当nvm 10包括三个或更多个存储器芯片时，未选定的存储器芯片的数量可以是两个或更多。这里，由于必须将odt使能命令发送到未选定的存储器芯片中的每一个，因此可以进一步增加命令开销。
45.然而，根据图1所示的本实施例，非易失存储器10包括第四接脚p4，且第一存储器芯片100与第二存储器芯片200共同被连接至第四接脚p4以接收odt信号odtx。因此，当控制器20通过第一信号线sl1发送关于第二存储器芯片200的写入命令或读取命令时，控制器20
可以通过第四信号线sl4同时发送odt信号odtx。odt信号odtx定义了当第一存储器芯片100未被选定并且第二存储器芯片200被选定时第一存储器芯片100中所包括的odt电路101将被激活的时间段(例如，使能部分)。因此，可以减少命令开销，并且可以提高存储器件sd1的性能。
46.在示例性实施例中，存储器件sd1是安装在电子装置中的内部存储器。例如，存储器件sd1可以是固态驱动器(ssd)、嵌入式通用闪存(ufs)存储器器件或嵌入式多媒体卡(emmc)。在示例性实施例中，存储器件sd1是可从电子装置拆卸的外部存储器。例如，存储器件sd1可以包括ufs存储卡、紧凑型闪存(cf)、安全数字(sd)、微型安全数字(micro-sd)、迷你安全数字(mini-sd)、极限数字(xd)或记忆棒。
47.图2是根据本发明构思的示例性实施例的图1的odt电路101的示例101'的电路图。
48.参考图2，odt电路101'包括p型金属氧化物半导体(pmos)晶体管pm1至pm4、n型金属氧化物半导体(nmos)晶体管nm1至nm4以及电阻器r11至r24。pmos晶体管的数量、nmos晶体管的数量以及电阻器的数量可以根据实施例而变化。基于与pmos晶体管pm1至pm4对应的控制信号pu11至pu14，pmos晶体管pm1至pm4可以被开启或关闭，并且基于与nmos晶体管nm1至nm4对应的控制信号pd11至pd14，nmos晶体管nm1至nm4可以被开启或关闭。例如，控制信号pu11至pu14和pd11至pd14可以对应于图6的第一odt控制信号odt_en1或第二odt控制信号odt_en2。
49.因此，电阻器r11至r24中的一些可以经由信号线sl被连接至引脚pn，并且可以确定odt电路101'的终端电阻。例如，odt电路101'的终端电阻可以由保持被连接到引脚pn的电阻来确定。引脚pn可以是图1的第一引脚p1至第三引脚p3中的一个，并且可以被调整为与对应于odt电路101'的终端电阻的信号线sl的阻抗相同。因此，odt电路101'可以吸收经由对应于odt电路101'的信号线sl发送的信号的能量，并且可以禁止来自接收端子的信号的反射。
50.图3示出了在图1的存储装置sd1的写入操作期间odt电路101a、101b、101c、201a、201b和201c的连接，图4示出了在图1的存储装置sd1的读取操作期间odt电路101a、101b、101c、201a、201b和201c的连接。
51.参照图3和图4，第一存储器芯片100包括分别被连接到第一信号线sl1的第一odt电路101a、被连接到第二信号线sl2的第二odt电路101b和被连接到第三信号线sl3的第三odt电路101c。第二存储器芯片200包括分别被连接到第一信号线sl1的第一odt电路201a、被连接到第二信号线sl2的第二odt电路201b和被连接到第三信号线sl3的第三odt电路201c。这里，第一电路101a到第二odt电路201b可以被称为用于写入的odt电路，并且第三odt电路101c和201c可以被称为用于读取的odt电路。
52.控制器20生成读取使能信号nrex，并且读取使能信号nrex经由第三信号线sl3被发送到nvm10。nvm 10经由第三引脚p3接收读取使能信号nrex。例如，为了使能关于第一存储器芯片100和第二存储器芯片200中的读取操作，读取使能信号nrex被激活(例如，被设置为与用于表示禁用状态的第二逻辑电平不同的第一逻辑电平)。例如，为了使能关于第一存储器芯片100和第二存储器芯片200中的一个的写入操作，读取使能信号nrex被去激活(或禁用)。
53.参考图3，第二存储器芯片200被选定并且第一存储器芯片100未被选定用于写入
操作。例如，在写入操作期间，数据将被写入所选定的存储器芯片而不写入未选定的存储器芯片。在实施例中，控制器20生成关于第一存储器芯片100和第二存储器芯片200的芯片使能信号、读取使能信号nrex和odt信号odtx。例如，由于第二存储器芯片200是写入的对象，所以关于第一存储器芯片100的芯片使能信号被禁用，关于第二存储器芯片200的芯片使能信号被激活，读取使能信号nrex去激活以指示要发生写入，并且odt信号odtx被激活。
54.基于读取使能信号nrex，未被选定的第一存储器芯片100将关于第二存储器芯片200执行的操作确定为写入操作，并且因此将odt模式确定为写入odt模式。基于odt信号odtx和读取使能信号nrex，未被选定的第一存储器芯片100使能第一电路101a和第二odt电路101b并禁用第三odt电路101c。因此，包括在第一odt电路101a中的odt开关sw1a被分别导通，并且odt电阻器r
tt
被分别连接到第一信号线sl1，以禁止经由第一信号线sl1发送的数据信号dq分别被反射。而且，包括在第二odt电路101b中的odt开关sw1b可以被导通，并且odt电阻器r
tt
可以被连接到第二信号线sl2，以禁止经由第二信号线sl2发送的数据选通信号dqs被反射。如果第一存储器芯片100才是写入(例如，选定)的对象并且第二存储器芯片200未被选定，则基于odt信号odtx和读取使能信号nrex，所选定的第二存储器芯片200使能第一odt电路201a和第二odt电路201b并禁用第三odt电路201c。
55.参考图4，第二存储器芯片200被选定并且第一存储器芯片100未被选定用于读取操作。在实施例中，控制器20生成关于第一芯存储器芯片100和第二存储器芯片200的芯片使能信号、读取使能信号nrex和odt信号odtx。例如，关于第一存储器芯片100的芯片使能信号被去激活，关于第二存储器芯片200的芯片使能信号被激活，并且读取使能信号nrex和odt信号odtx两者都被激活。
56.未被选定的第一存储器芯片100基于读取使能信号nrex确定关于第二存储器芯片200执行的操作是读取操作，并且因此确定odt模式是读取odt模式。未被选定的第一存储器芯片100基于odt信号odtx和读取使能信号nrex来禁用(disable)第一odt电路101a和第二odt电路101b并使能第三odt电路101c。因此，包括在第三odt电路101c中的odt开关sw1c被导通(例如闭合)，并且odt电阻器rtt被连接到第三信号线sl3，以禁止经由第三信号线sl3发送的读取使能信号nrex被反射。如果第一存储器芯片100才是读取(例如选定)的对象并且第二存储器芯片200未被选定，则基于odt信号odtx和读取使能信号nrex，所选定的第二存储器芯片200禁用第一odt电路201a和第二odt电路201b并且使能第三odt电路201c。
57.图5是更详细地示出了根据本发明构思的示例性实施例的图1的存储器件sd1的框图。
58.参考图5，第一存储器芯片100包括输入和输出(i/o)电路110和odt控制电路120，并且输入和输出电路110包括odt电路111。第二存储器芯片200包括输入和输出电路210和odt控制电路220，并且输入和输出电路210包括odt电路211。在下文中，将通过聚焦第一存储器芯片100给出描述，并且关于第一存储器芯片100的描述可以应用到第二存储器芯片200。
59.输入和输出电路110可以被连接到第一信号线sl1和第二信号线sl2，并且包括odt电路111。odt控制电路120基于odt信号odtx和读取使能信号nrex来生成odt控制信号odt_en，以控制odt电路111。根据实施例，当odt信号odtx被激活时，odt控制电路120检测读取使能信号nrex的逻辑电平，并基于检测到的逻辑电平来生成odt控制信号odt_en。在示例性实
施例中，当odt控制信号odt_en被激活时，odt电路111被连接到第一信号线sl1和第二信号线sl2，并且当odt控制信号odt_en被去激活时，odt电路111被从第一信号线sl1和第二信号线sl2断开。在示例性实施例中，当odt控制信号odt_en被激活并且读取使能信号nrex被去激活时，odt电路111被连接到第一信号线sl1和第二信号线sl2，并且当odt控制信号odt_en被去激活时，odt电路111被从第一信号线sl1和第二信号线sl2断开。在示例性实施例中，当odt控制信号odt_en被激活时，odt电路111被连接到第三信号线sl3，并且当odt控制信号odt_en被去激活并且读取使能信号nrex被去激活时，odt电路111被从第三信号线sl3断开。
60.图6是详细示出根据本发明构思的示例性实施例的第一存储器芯片100a的框图。例如，第一存储器芯片100a可以对应于图5的第一存储器芯片100的示例。然而，第一存储器芯片100a的结构不限于图5的第一存储器芯片100的结构，并且可以被应用于第二存储器芯片200。
61.参考图6，第一存储器芯片100a包括输入和输出电路110、odt控制电路120以及第一输入电路130和第二输入电路140。此外，第一存储器芯片100a还可以包括存储器核心mc。存储器核心mc可以包括存储器单元阵列、行解码器、页面缓冲器、电压发生器等，并且可以被称为数据路径。第二存储器芯片200可以与第一存储器芯片100a基本相同地实现。
62.输入和输出电路110包括odt电路111和输入和输出缓冲器112。输入和输出电路110可以经由多个第一引脚p1_0至p1_n发送和接收多个数据信号dq0至dqn，并通过第二引脚p2发送和接收数据选通信号dqs。这里，n是正整数，例如7。输入和输出缓冲器112可以将数据输出到存储器核心mc或从存储器核心mc接收数据。例如，odt电路111可以包括图3和图4的第一odt电路101a和第二odt电路101b。
63.第一输入电路130经由第三引脚p3接收读取使能信号nrex。第一输入电路130包括odt电路131和输入缓冲器132。输入缓冲器132接收读取使能信号nrex，并通过缓冲所接收的读取使能信号nrex来输出内部读取使能信号nrei。odt电路131可以包括图3和图4的第三odt电路101c。
64.第二输入电路140经由第四引脚p4接收odt信号odtx，并从接收到的odt信号odtx输出内部odt信号odti。例如，第二输入电路140可以包括输入缓冲器，并且输入缓冲器可以通过缓冲odt信号odtx来输出内部odt信号odti。
65.在实施例中，odt控制电路120基于内部odt信号odti和内部读取使能信号nrei来确定odt模式，并基于所确定的odt模式来生成第一odt控制信号odt_en1和第二odt控制信号odt_en2以分别控制odt电路111和131。例如，当所确定的odt模式是写入odt模式时，第一odt控制信号odt_en1具有使能电平(例如，逻辑“高”)。例如，当所确定的odt模式是读取odt模式时，第二odt控制信号odt_en2具有使能电平(例如，逻辑“高”)。根据本实施例，第一存储器芯片100a基于第二输入电路140、odt控制电路120和输入缓冲器132的操作来控制odt电路111和131，因此用于odt控制操作的电流消耗可能会减少。
66.图7a是根据实施例的写入操作的时序图，图7b是根据实施例的读取操作的时序图。
67.参考图6和图7a，读取使能信号nrex是逻辑“高”(例如正在发生写)，因此内部读取使能信号nrei是逻辑“高”。内部odt信号odti在数据选通信号dqs的前导码部分(preamble section)pre1中被激活为使能电平，例如逻辑“高”，并且在数据选通信号dqs的后同步码部
分(post-amble section)post1中被去激活为禁用电平，例如，逻辑“低”。这里，数据选通信号dqs的前导码部分pre1是数据选通信号dqs的切换部分之前的逻辑“低”部分，并且数据选通信号dqs的后同步码部分post1是在数据选通信号dqs的切换部分之后的逻辑“低”部分。在实施例中，在地址锁存使能信号、命令锁存使能信号和数据选通信号dqs是逻辑“低”的同时，在前导码部分pre1内使能odt信号odti。
68.odt控制电路120在内部odt信号odti的激活点处，即，当内部odt信号odti的电平被使能时，检测内部读取使能信号nrei的逻辑电平。例如，内部odt信号odti的激活点可以对应于内部odt信号odti的上升沿(rising edge)。然而，本发明构思不限于此。在替代实施例中，内部odt信号odti的激活点对应于内部odt信号odti的下降沿(falling edge)。在替代实施例中，odt控制电路120被设计为在内部odt信号odti的下降沿处检测内部读取使能信号nrei的逻辑电平。在示例性实施例中，当检测到的内部读取使能信号nrei的逻辑电平为“高”时，odt控制电路120确定odt模式为写入odt模式，并基于所确定的写入odt模式来激活第一odt控制信号odt_en1。由此，包括在输入和输出电路110中的odt电路111被使能。
69.接下来，odt控制电路120在内部odt信号odti的非激活点处，即，当内部odt信号odti的电平被禁用时(例如，在下降沿处)禁用第一odt控制信号odt_en1。因此，包括在输入和输出电路110中的odt电路111被禁用。根据实施例，odt控制电路120在内部odt信号odti的下降沿检测内部读取使能信号nrei的逻辑电平，并且当检测到的逻辑电平为“高”时，确定所选定的第二存储器芯片200的写入操作已经完成并且去激活第一odt控制信号odt_en1。
70.参考图6和图7b，内部odt信号odti在读取使能信号nrex的前导码部分pre2中被激活为逻辑“高”，并且在读取使能信号nrex的后同步码部分(post-amble section)post2中被去激活为逻辑“低”。这里，读取使能信号nrex的前导码部分pre2是在读取使能信号nrex的切换(toggling)部分之前的逻辑“低”部分，并且读取使能信号nrex的后同步码部分post2是读取使能信号nrex的切换部分之后的逻辑“低”部分。在示例性实施例中，在读取使能信号nrex下降之后，在前导码部分pre2内激活odt信号odti。内部读取使能信号nrei在读取使能信号nrex的前导码部分pre2中转变为逻辑“低”，并且在读取使能信号nrex的切换部分之后保持逻辑“高”。
71.odt控制电路120在内部odt信号odti的激活点处，例如在内部odt信号odti的上升沿处，检测内部读取使能信号nrei的逻辑电平。在示例性实施例中，当检测到的内部读取使能信号nrei的逻辑电平为“低”时，odt控制电路120确定odt模式为读取odt模式，并基于所确定的读取odt模式来激活第二odt控制信号odt_en2。相应地，包括在第一输入电路130中的odt电路131被使能。
72.接下来，odt控制电路120在内部odt信号odti的非激活点处，例如在内部odt信号odti的下降沿处，去激活第二odt控制信号odt_en2。因此，包括在第一输入电路130中的odt电路131被禁用。根据实施例，odt控制电路120在内部odt信号odti的下降沿处检测内部读取使能信号nrei的逻辑电平，并且当检测到的逻辑电平为“低”时，确定所选定的第二存储器芯片200的读取操作已经完成并且去激活第二odt控制信号odt_en2。
73.图8是详细示出根据本发明构思的示例性实施例的图5的odt控制电路120的框图。
74.参考图8，odt控制电路120包括延迟单元121(例如延迟电路)、反相器122、第一触
发器123和第二触发器124。延迟单元121接收内部odt信号odti并延迟接收到的内部odt信号odti持续预定的时间段，以输出延迟的内部odt信号odti_d。延迟的内部odt信号odti_d被施加到第一触发器123和第二触发器124的时钟端子clk。
75.反相器122的输出，即内部读取使能信号nrei的反相信号，被施加到第一触发器123的输入端子d，并从第一触发器123的输出端子q输出第二odt控制信号odt_en2。内部读取使能信号nrei被施加到第二触发器124的输入端子d，并从第二触发器124的输出端子q输出第一odt控制信号odt_en1。
76.例如，如图7a中所示，当内部读取使能信号nrei的逻辑电平在延迟的内部odt信号odti_d被激活的点处为“高”时，第一odt控制信号odt_en1被激活。例如，在延迟的内部odt信号odti_d被激活的点，如图7b所示当内部读取使能信号nrei的逻辑电平为“低”时，第二odt控制信号odt_en2被激活。
77.图9是详细示出根据本发明构思的示例性实施例的第一存储器芯片100a'的框图。例如，第一存储器芯片100a'可以对应于图6的第一存储器芯片100a的修改示例。
78.参考图9，第一存储器芯片100a'包括输入和输出电路110、odt控制电路120'、第一输入电路130'和第二输入电路140、输入缓冲器控制电路150以及存储器核心mc。odt控制电路120'基于内部odt信号odti和内部读取使能信号nrei确定odt模式，并基于所确定的odt模式生成第一odt控制信号odt_en1和第二odt控制信号odt_en2。而且，odt控制电路120'基于第一odt控制信号odt_en1和第二odt控制信号odt_en2生成第三odt控制信号odt_en3。例如，当第一odt控制信号odt_en1或第二odt控制信号odt_en2被激活时，第三odt控制信号odt_en3被激活。
79.当内部odt信号odti被激活时，odt控制电路120'检测内部读取使能信号nrei的逻辑电平以确定odt模式。在示例性实施例中，当内部odt信号odti被激活时，输入缓冲器控制电路150激活输入缓冲器控制信号buf_en以使能输入缓冲器132'。这里，检测到的内部读取使能信号nrei的逻辑电平可以被锁存。
80.同时，在odt控制电路120'基于所确定的odt模式确定odt模式并激活第一控制信号odt_en1或第二odt控制信号odt_en2之后，odt控制电路120'不再需要检测内部读取使能信号nrei的逻辑电平。因此，当第一odt控制信号odt_en1或第二odt控制信号odt_en2被激活时，输入缓冲器控制电路150可以去激活输入缓冲器控制信号buf_en以禁用输入缓冲器132'。相应地，输入缓冲器132'的功耗可以降低。
81.在示例性实施例中，输入缓冲器控制电路150基于信号buf_on上的缓冲(buffer)、内部odt信号odti和第三odt控制信号odt_en3生成用于控制输入缓冲器132'的输入缓冲器控制信号buf_en。根据实施例，当信号buf_on上的缓冲被激活时，输入缓冲器控制电路150激活输入缓冲器控制信号buf_en，并且输入缓冲器132'被使能。例如，信号buf_on上的缓冲可以由控制逻辑基于诸如芯片选定信号和写入模式信号之类的控制信号来生成。根据实施例，当内部odt信号odti被激活并且第三odt控制信号odt_en3被去激活时，输入缓冲器控制电路150激活输入缓冲器控制信号buf_en，并且输入缓冲器132'被使能。同时，当内部odt信号odti和第三odt控制信号odt_en3被激活时，输入缓冲器控制电路150去激活输入缓冲器控制信号buf_en，并且输入缓冲器132'可被禁用。在示例性实施例中，当odt信号odti被激活时，odt控制电路120'可以激活输入缓冲器132'，并且可以在预定义的延迟之后去激活
(inactive)输入缓冲器132'。
82.图10a是根据实施例的写入操作的时序图，图10b是根据实施例的读取操作的时序图。
83.参考图9和图10a，输入缓冲器控制电路150仅在内部odt信号odti转变为使能电平(例如，逻辑“高”)之后的短时间段内激活输入缓冲器控制信号buf_en。因此，输入缓冲器132'被使能以输出内部读取使能信号nrei，并且odt控制电路120'检测到内部读取使能信号nrei的逻辑“高”电平，从而将odt模式确定为写入odt模式。在odt模式被确定之后，输入缓冲器控制电路150去激活输入缓冲器控制信号buf_en，并且内部读取使能信号nrei可以被锁存。
84.odt控制电路120'基于所确定的odt模式激活第一odt控制信号odt_en1，并且基于所激活的第一odt控制信号odt_en1使能odt电路111。因此，odt电路111分别被连接到信号线，经由所述信号信多个数据信号dq0至dqn和数据选通信号dqs通过第一至第二引脚p1_0，...，p1_n，p2被发送。接着，当内部odt信号odti被去激活时，odt控制电路120'去激活第一odt控制信号odt_en1以禁用odt电路111。
85.如图9和图10b所示，输入缓冲器控制电路150仅在内部odt信号odti转换到使能电平(例如，逻辑“高”)之后的短时间段内激活输入缓冲器控制信号buf_en。因此，输入缓冲器132'被使能以输出内部读取使能信号nrei，并且odt控制电路120'检测到内部读取使能信号nrei的逻辑“低”电平，从而将odt模式确定为读取odt模式。在odt模式被确定之后，输入缓冲器控制电路150去激活输入缓冲器控制信号buf_en，并且内部读取使能信号nrei可以被锁存。
86.odt控制电路120'基于所确定的odt模式激活第二odt控制信号odt_en2，并且基于激活的第二odt控制信号odt_en2使能odt电路131。因此，odt电路131被连接到信号线，经由其读取使能信号nrex经由第三引脚p3被发送。接下来，当内部odt信号odti被去激活时，odt控制电路120'去激活第二odt控制信号odt_en2，以禁用odt电路131。这里，内部读取使能信号nrei可以被重新设置。
87.图11是详细示出根据本发明构思的示例性实施例的图9的odt控制电路120'的框图。
88.如图11所示，odt控制电路120'包括延迟单元121、反相器122、第一触发器123、第二触发器124以及逻辑门125。与图8的odt控制电路不同，根据本实施例的odt控制电路120'还包括逻辑门125，并且参考图8描述的各方面可以应用于本实施例。逻辑门125可以关于第一odt控制信号odt_en1和第二odt控制信号odt_en2执行逻辑操作以输出第三odt控制信号odt_en3。例如，逻辑门125可以是关于第一odt控制信号odt_en1和第二odt控制信号odt_en2执行“或”操作的或门。因此，当第一odt控制信号odt_en1和第二odt控制信号odt_en2中的一个被激活时，第三odt控制信号odt_en3被激活。当第一odt控制信号odt_en1和第二odt控制信号odt_en2被去激活时，第三odt控制信号odt_en3被去激活。
89.图12是详细示出根据本发明构思的示例性实施例的图9的输入缓冲器控制电路150的框图。
90.参考图12，输入缓冲器控制电路150包括反相器151以及第一逻辑门152和第二逻辑门153。反相器151反转第三odt控制信号odt_en3。第一逻辑门152(例如，与门)对内部odt
信号odti和反相器151的输出执行“与”操作。第二逻辑门153(例如，或门)关于信号buf_on上的缓冲和第一逻辑门152的输出执行“或”操作，以生成输入缓冲器控制信号buf_en。
91.例如，当第一存储器芯片100a'是未被选定的存储器芯片时，第一存储器芯片100a'处于待机状态，因此输入缓冲器132'被禁用。这里，当内部odt信号odti被激活时，信号buf_on上的缓冲被激活，并且因此，输入缓冲器控制信号buf_en被激活。输入缓冲器132'基于所激活的输入缓冲器控制信号buf_en而被使能。
92.例如，当第三odt控制信号odt_en3被激活时，反相器151的输出是逻辑“低”并且第一逻辑门152的输出总是逻辑“低”。这里，当信号buf_on上的缓冲器是逻辑“低”时，作为第二逻辑门153的输出的缓冲器控制信号buf_en可以被去激活，以禁用输入缓冲器132'。因此，可以减小施加到输入缓冲器132'的电流。
93.例如，当第三odt控制信号odt_en3被去激活时，反相器151的输出为逻辑“高”。这里，当内部odt信号odti是逻辑“高”时，第一逻辑门152的输出可以是逻辑“高”，并且作为第二逻辑门153的输出的缓冲器控制信号buf_en可以被激活，以使能输入缓冲器132'。同时，当内部odt信号odti为逻辑“低”时，第一逻辑门152的输出可以是逻辑“低”，并且当缓冲器接通信号buf_on是逻辑“低”时，作为第二逻辑门153的输出的缓冲器控制信号buf_en可以被去激活，以禁用输入缓冲器132'。
94.图13是根据本发明构思的示例性实施例的在nvm 10和控制器20之间的写入操作的流程图。例如，nvm 10和控制器20可对应于图3的nvm 10和控制器20。
95.在操作s110中，控制器20生成写入命令wcmd和地址addr。在操作s120中，控制器20生成读取使能信号nrex和odt信号odtx。根据实施例，操作s110和s120基本上同时执行。在操作s130中，控制器20将写入命令wcmd、地址addr、读取使能信号nrex和odt信号odtx发送到nvm 10。例如，可以经由第一信号线sl1将写入命令wcmd和地址addr从控制器20发送到nvm 10，并且可以分别经由第三信号线sl3和第四信号线sl4将读取使能信号nrex和odt信号odtx从控制器20发送到nvm10。
96.在操作s140中，nvm10基于读取使能信号nrex和odt信号odtx确定odt模式为写入odt模式，并生成写入odt控制信号。例如，包括在nvm 10中的第一存储器芯片100和第二存储器芯片200可以基于读取使能信号nrex和odt信号odtx确定odt模式为写入odt模式，并可以生成写入odt控制信号。在操作s150中，nvm 10使能写入odt电路。例如，包括在nvm 10中的第一存储器芯片100可以使能包括在nvm 10中的写入odt电路101a和101b，并且包括在nvm 10中的第二存储器芯片200可以使能写入odt电路201a和201b。在操作s160中，控制器20发送用于写入nvm10的数据。例如，数据信号dq和数据选通信号dqs可以分别经由第一信号线sl1和第二信号线sl2被从控制器20发送到nvm10。在示例性实施例中，在操作s160之后执行操作s150。
97.在操作s170中，控制器20去激活odt信号odtx，并且在操作s180中，控制器20将去激活的odt信号odtx发送到nvm10。在操作s190中，nvm10基于去激活的odt信号odtx禁用写入odt电路。例如，包括在非易失性存储器10中的第一存储器芯片100可以基于去激活的odt信号odtx来禁用写入odt电路101a和101b，并且包括在nvm10中的第二存储器芯片200可以基于去激活的odt信号odtx来禁用写入odt电路201a和201b。
98.图14是根据本发明构思的示例性实施例的在nvm 10和控制器20之间的读取操作
的流程图。例如，nvm 10和控制器20可对应于图4的nvm 10和控制器20。
99.在操作s210中，控制器20生成读取命令rcmd和地址addr。在操作s220中，控制器20生成读取使能信号nrex和odt信号odtx。根据实施例，操作s210和s220基本上同时执行。在操作s230中，控制器20将读取命令wcmd、地址addr、读取使能信号nrex和odt信号odtx发送到nvm10。
100.在操作s240中，nvm10基于读取使能信号nrex和odt信号odtx确定odt模式为读取odt模式，并生成读取odt控制信号。例如，包括在nvm 10中的第一存储器芯片100和第二存储器芯片200可以基于读取使能信号nrex和odt信号odtx确定odt模式为读取odt模式，并且可以生成读取odt控制信号。在操作s250中，nvm 10使能读取odt电路。例如，包括在nvm 10中的第一存储器芯片100可以使能读取odt电路101c，包括在nvm 10中的第二存储器芯片200可以使能读取odt电路201c。在操作s260中，nvm 10将所读取的数据发送到控制器20。
101.在操作s270中，控制器20去激活odt信号odtx，并且在操作s280中，控制器20将去激活的odt信号odtx发送到nvm10。在操作s290中，nvm10基于去激活的odt信号odtx来禁用读取odt电路。例如，包括在非易失性存储器10中的第一存储器芯片100可以基于未激活的odt信号odtx来禁用读取odt电路101c，并且包括在nvm10中的第二存储器芯片200可以基于去激活的odt信号odtx来禁用读取odt电路201c。
102.图15是示意性示出根据本发明构思的示例性实施例的存储器件sd2的框图。
103.如图15所示，存储器件sd2包括nvm30和控制器40，并且nvm30包括第一存储器芯片300和第二存储器芯片400。第一存储器芯片300包括odt电路301，第二存储器芯片400包括odt电路401。存储器件sd2可以对应于图1的存储器件sd1的修改示例，并且参考图1至图14详细描述的方面可以应用于本实施例。下面，将通过聚焦于图1的存储器件sd1和根据本实施例的存储器件sd2的不同给出描述。
104.nvm30和控制器40经由第一至第五信号线sl1至sl5彼此通信。命令和地址可以经由第一信号线sl1发送，并且接下来，数据dq可以经由第一信号线sl1发送。数据选通信号dqs可以经由第二信号线sl2发送。控制信号ctrl可以经由第三信号线sl3发送。第一odt信号odt1x可以经由第四信号线sl4发送，并且第二odt信号odt2x可以经由第五信号线sl5发送。
105.控制器40生成控制odt电路301和401的第一odt信号odt1x和第二odt信号odt2x以及控制第一存储器芯片300和第二存储器芯片400的操作的控制信号ctrl。根据实施例，控制器信号ctrl包括用于使能第一存储器芯片300和第二存储器芯片400的读取操作的读取使能信号。
106.nvm 30包括第一至第五引脚p1至p5，第一存储器芯片300和第二存储器芯片400可被共同连接至第一至第五引脚p1至p5中的每一个。第一引脚p1被分别连接到第一信号线sl1。第二至第五引脚p2至p5被分别连接至第二至第五信号线sl2至sl5。同时，控制器40包括被分别连接到第一至第五信号线sl1至sl5的第一至第五引脚p1'至p5'。
107.根据本实施例，nvm 30分别经由第四和第五引脚p4和p5从控制器40接收第一odt信号odt1x和第二odt信号odt2x。例如，第一odt信号odt1x是被配置为控制写入odt电路(例如，图16的301a、301b、401a和401b)的信号，并定义写入odt电路的使能部分(例如，定义何时使能或禁用写入odt电路)。例如，第二odt信号odt2x是被配置为控制读取odt电路(例如，
图16的301c和401c)的信号，并定义读取odt电路的使能部分(例如，定义何时使能或禁用读取odt电路)。相应地，未选定的第一存储器芯片300可以基于第一odt信号odt1x和第二odt信号odt2x使能odt电路301，以便禁止待机状态下来自第一存储器芯片300的信号反射。因此，可以改善信号完整性裕度。
108.图16示出了在图15的存储器件sd2的写入操作期间odt电路301a、301b、301c、401a、401b和401c的连接。
109.参考图16，第二存储器芯片400被选定并且第一存储器芯片300未被选定用于写入操作。在实施例中，控制器40生成关于第一存储器芯片300和第二存储器芯片400的芯片使能信号、读取使能信号nrex以及第一odt信号odt1x和第二odt信号odt2x。例如，关于第一存储器芯片300的芯片使能信号被去激活，关于第二存储器芯片400的芯片使能的信号被激活，读取使能信号nrex和第二odt信号odt2x被去激活，并且第一odt信号odt1x被激活。
110.基于被激活的第一odt信号odt1x，未选定的第一存储器芯片300将关于第二存储器芯片400执行的操作确定为写入操作。未选定的第一存储器芯片300基于第一odt信号odt1x使能第一odt电路301a和第二odt电路301b，并禁用第三odt电路301c。因此，分别包括在第一odt电路301a中的odt开关sw1a被导通，并且odt电阻r
tt
被分别连接到第一信号线sl1，以禁止经由第一信号线sl1发送的数据信号dq的反射。另外，包括在第二odt电路301b中的odt开关sw1b被导通，并且odt电阻r
tt
被连接到第二信号线sl2，以禁止经由第二信号线sl2发送的数据选通信号dqs的反射。
111.类似地，所选定的第二存储器芯片400基于第一odt信号odt1x使能第一odt电路401a和第二odt电路401b，并禁用第三odt电路401c。然而，本发明构思不限于此。在一些实施例中，所选定的第二存储器芯片400通过进一步考虑芯片选定信号等来确定是否使能第一odt电路401a和第二odt电路401b，并且可以禁用第一odt电路401a和第二odt电路401b。
112.图17示出了在图15的存储器件sd2的读取操作期间odt电路301a、301b、301c、401a、401b和401c的连接。
113.参考图17，第二存储器芯片400被选定并且第一存储器芯片300未被选定用于读取操作。在实施例中，控制器40生成关于第一存储器芯片300和第二存储器芯片400的芯片使能信号、读取使能信号nrex以及第一odt信号odt1x和第二odt信号odt2x。例如，关于第一存储器芯片300的芯片使能信号被去激活，关于第二存储器芯片400的芯片使能信号被激活，读取使能信号nrex和第二odt信号odt2x被激活，并且第一odt信号odt1x被去激活。
114.未被选定的第一存储器芯片300基于被激活的第二odt信号odt2x确定关于第二存储器芯片400执行的操作是读取操作。未被选定的第一存储器芯片300基于第二odt信号odt2x禁用第一odt电路301a和第二odt电路301b，并使能第三odt电路301c。因此，包括在第三odt电路301c中的odt开关sw1c被导通，并且odt电阻r
tt
被连接到第三信号线sl3，以禁止经由第三信号线sl3发送的读取使能信号nrex的反射。
115.类似地，所选定第二存储器芯片400基于第二odt信号odt2x禁用第一odt电路401a和第二odt电路401b，并使能第三odt电路401c。然而，本发明构思不限于此。在示例性实施例中，所选定的第二存储器芯片400通过进一步考虑芯片选定信号等来确定是否使能第三odt电路401c，并禁用第三odt电路401c。
116.图18是详细示出根据本发明构思的示例性实施例的第一存储器芯片300的框图。
例如，第一存储器芯片300可以对应于图15的第一存储器芯片300。然而，第一存储器芯片300的结构不限于图15的第一存储器芯片300的结构，并且可以被应用于第二存储器芯片400。
117.参考图18，第一存储器芯片300包括输入和输出电路310、odt控制电路320以及第一输入电路330和第二输入电路340。此外，第一存储器芯片300还包括存储器核心mc。存储器核心mc可以包括存储器单元阵列、行解码器、页面缓冲器、电压发生器等，并且可以被称为数据路径电路。第二存储器芯片400可以基本上与第一存储器芯片300类似地实现。
118.输入和输出电路310包括odt电路311和输入和输出缓冲器312。输入和输出电路310经由多个第一引脚p1_0至p1_n发送和接收多个数据信号dq0至dqn，并经由第二引脚p2发送和接收数据选通信号dqs。这里，n是正整数，例如7。输入和输出缓冲器312将数据输出到存储器核心mc或从存储器核心mc接收数据。例如，odt电路311可以包括图16和17的第一odt电路301a和第二odt电路301b。
119.第一输入电路330经由第三引脚p3接收读取使能信号nrex。输入电路330包括odt电路331和输入缓冲器332。输入缓冲器332接收读取使能信号nrex并缓冲接收到的读取使能信号nrex以输出内部读取使能信号nrei。odt电路331可以包括图16和图17的第三odt电路301c
120.第二输入电路340分别经由第四引脚p4和第五引脚p5接收第一odt信号odt1x和第二odt信号odt2x，并基于所接收的第一odt信号odt1x和第二odt信号odt2x输出第一内部odt信号odt1i和第二内部odt信号odt2i。例如，第二输入电路340可以包括输入缓冲器，并且输入缓冲器可以缓冲第一odt信号odt1x和第二odt信号odt2x以分别输出第一内部odt信号odt1i和第二内部odt信号odt2i。
121.odt控制电路320基于第一内部odt信号odt1i和第二内部odt信号odt2i来确定odt模式，并基于所确定的odt模式来生成分别控制odt电路311和321的第一odt控制信号odt_en1和第二odt控制信号odt_en2。例如，当第一内部odt信号odt1i被激活时，odt控制电路320确定odt模式是写入odt模式并激活第一odt控制信号odt_en1。例如，当第二内部odt信号odt2i被激活时，odt控制电路320确定odt模式是读取odt模式并激活第二odt控制信号odt_en2。
122.图19a是根据实施例的写入操作的时序图，图19b是根据实施例的读取操作的时序图。
123.参考图18和图19a，读取使能信号nrex是逻辑“高”，因此内部读取使能信号nrei也是逻辑“高”。在数据选通信号dqs的前导码部分pre1中，第一内部odt信号odt1i被激活到的使能电平，例如逻辑“高”，并且在数据选通信号dqs的后同步码部分post1中，被去激活到禁用电平，例如逻辑“低”。当第一内部odt信号odt1i被激活时，即在第一内部odt信号odt1i的激活点处或当第一内部odt信号odt1i被使能时，odt控制电路320将odt模式确定为写入odt模式，并基于所确定的写入odt模式激活第一odt控制信号odt_en1。例如，第一内部odt信号odt1i的激活点可以对应于第一内部odt信号odt1i的上升沿。然而，本发明构思不限于此。在一些实施例中，第一内部odt信号odt1i的激活点对应于第一内部odt信号odt1i的下降沿。例如，odt控制电路320可以被设计为在第一内部odt信号odt1i的下降沿处检测内部读取使能信号nrei的逻辑电平。
124.接下来，odt控制电路320在第一内部odt信号odt1i的非激活点处，即当第一内部odt信号odt1i被禁止时(例如，在下降沿处)，去激活第一odt控制信号odt_en1。根据实施例，odt控制电路320在第一内部odt信号odt1i的下降沿检测内部读取使能信号nrei的逻辑电平，并且当检测到的逻辑电平为“高”时，odt控制电路320确定第二存储器芯片400的写入操作已经完成，并且去激活第一odt控制信号odt_en1。
125.参考图18和图19b，第二内部odt信号odt2i在读取使能信号nrex的前导码部分pre2中被激活为逻辑“高”，并且在读取使能信号nrex的后同步码部分post2中被去激活为逻辑“低”信号。内部读取使能信号nrei在读取使能信号nrex的前导码部分pre2中转变为(transition to)逻辑“低”，并且在读取使能信号nrex的切换部分之后保持逻辑“高”。odt控制电路320在第二内部odt信号odt2i的激活点处，例如在第二内部odt信号odt2i的上升沿处，确定odt模式为读取odt模式，并基于所确定的读取odt模式来激活第二odt控制信号odt_en2。
126.接下来，odt控制电路320在第二内部odt信号odt2i的非激活点处，例如第二内部odt信号odt2i的下降沿处，去激活第二odt控制信号odt_en2。根据实施例，odt控制电路320在第二内部odt信号odt2i的下降沿处，检测内部读取使能信号nrei的逻辑电平，并且当检测到的逻辑电平为“低”时确定所选定的第二存储器芯片400的读取操作已经完成并去激活第二odt控制信号odt_en2。
127.图20是根据本发明构思的示例性实施例的在nvm 30和控制器40之间的写入操作的流程图。例如，nvm 30和控制器40可对应于图16的nvm30和控制器40。
128.在操作s310中，控制器40生成写入命令wcmd和地址addr。在操作s320中，控制器40激活第一odt信号odt1x。根据实施例，操作s310和s320基本上同时执行。在操作s330中，控制器40将写入命令wcmd、地址addr和第一odt信号odt1x发送到nvm 30。例如，可以经由第一信号线sl1将写入命令wcmd和地址add r从控制器40发送到nvm 30，并且可以经由第四信号线sl4将第一odt信号odtx从控制器40发送到nvm30。
129.在操作s340中，nvm 30基于第一odt信号odt1x确定odt模式是写入odt模式，并生成写入odt控制信号。例如，包括在nvm 30中的第一存储器芯片300和第二存储器芯片400可以基于第一odt信号odt1x确定odt模式是写入odt模式，并生成写入odt控制信号。在操作s350中，nvm 30使能写入odt电路。例如，包括在nvm 30中的第一存储器芯片300可以使能包括在nvm 30中的写入odt电路301a和301b，并且包括在nvm 30中的第二存储器芯片400可以使能写入odt电路401a和401b。在操作s360中，控制器40发送用于写入到nvm 30的数据。例如，数据信号dq和数据选通信号dqs可以分别经由第一信号线sl1和第二信号线sl2从控制器40被发送到nvm 30。在一些实施例中，在操作s360之后执行操作s350。
130.在操作s370中，控制器40去激活第一odt信号odt1x，并且在操作s380中，控制器40将去激活的第一odt信号odt1x发送到nvm30。在操作s390中，nvm30基于去激活的第一odt信号odt1x来禁用写入odt电路。例如，包括在nvm 30中的第一存储器芯片300可以基于去激活的第一odt信号odt1x来禁用写入odt电路301a和301b，并且包括在nvm30中的第二存储器芯片400可以基于去激活的第一odt信号odt1x来禁用写入odt电路401a和401b。
131.图21是根据本发明构思的示例性实施例的在nvm 30和控制器40之间的读取操作的流程图。例如，nvm 30和控制器40可对应于图17的nvm30和控制器40。
132.在操作s410中，控制器40生成读取命令rcmd和地址addr。在操作s420中，控制器40激活第二odt信号odt2x。根据实施例，操作s410和s420基本上同时执行。在操作s430中，控制器40将读取命令rcmd、地址addr和第二odt信号odt2x发送到nvm 30。
133.在操作s440中，nvm 30基于被激活的第二odt信号odt2x来确定odt模式是读取odt模式，并生成读取odt控制信号。例如，包括在nvm30中的第一存储器芯片300和第二存储器芯片400可以基于第二odt信号odt2x将odt模式确定为读取odt模式，并生成读取odt控制信号。在操作s450中，nvm 30使能读取odt电路。例如，包括在nvm 30中的第一存储器芯片300可以使能读取odt电路301c，并且包括在nvm 30中的第二存储器芯片400可以使能读取odt电路401c。在操作s450中，nvm30将读取的数据发送到控制器40。
134.在操作s470中，控制器40去激活第二odt信号odt2x，并且在操作s480中，控制器40将去激活的第二odt信号odt2x发送到nvm30。在操作s490中，nvm30基于去激活的第二odt信号odt2x来禁用读取odt电路。例如，包括在nvm 30中的第一存储器芯片300可以基于去激活的第二odt信号odt2x来禁用读取odt电路301c，并且包括在nvm 30中的第二存储器芯片400可以基于去激活的第二odt信号odt2x来禁用读取odt电路401c。
135.图22是根据本发明构思的示例性实施例的电子装置1000的框图。参考图22，电子装置1000包括处理器1100、存储器器件1200、存储器件1300、调制解调器1400、输入和输出装置1500以及电源1600。根据本实施例，存储器件1300可以根据参考图1至图21详细描述的实施例来实现。具体地，存储器件1300可以包括nvm和控制器，并且nvm可以包括用于从控制器接收odt信号的odt引脚。因此，当nvm与存储器件1300中的控制器之间进行高速通信时，可以禁止信号的反射，并且可以减少命令开销，从而提高存储器件1300的性能和电子器件1000的整体性能。
136.尽管已经参考本发明的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将会理解，可以从本发明构思导出各种修改和等同的其他实施例。

技术特征：

1.一种存储器系统，包括：非易失性存储器nvm；和控制器，被配置为控制所述nvm，其中所述控制器包括：数据引脚，被配置为在读取操作期间通过数据总线接收读取数据；数据选通引脚，被配置为在读取操作期间通过数据选通信号总线接收数据选通信号；读取使能引脚，被配置为在读取操作期间通过读取使能信号总线发送读取使能信号，所述读取使能信号包括前导码部分、切换部分和后同步码部分；和片内终结odt引脚，被配置为在读取操作期间发送odt信号，其中所述odt信号使能和禁用所述nvm的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结，以及其中，在读取使能信号下降之后的读取使能信号的前导码部分期间，终结被使能，并且在读取使能信号的后同步码部分期间，终结被禁用。2.根据权利要求1所述的存储器系统，其中，所述控制器还被配置为当所述终结被使能时，与所述数据选通信号同步地接收所述读取数据。3.根据权利要求2所述的存储器系统，其中，在读取操作期间，所述odt信号保持第一逻辑电平。4.根据权利要求1所述的存储器系统，其中，所述读取使能信号的前导码部分是在所述读取使能信号的切换部分之前的第一逻辑低部分，并且所述读取使能部分的后同步码部分是在所述读取使能信号的切换部分之后的第二逻辑低部分。5.一种存储器系统，包括：非易失性存储器nvm；和控制器，被配置为控制所述nvm，其中所述控制器包括：数据引脚，被配置为在写入操作期间通过数据总线发送写入数据；数据选通引脚，被配置为在写入操作期间通过数据选通信号总线发送数据选通信号，所述数据选通信号包括前导码部分、切换部分和后同步码部分；和片内终结odt引脚，被配置为在写入操作期间发送odt信号，其中所述odt信号使能和禁用所述nvm的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结，以及其中，在数据选通信号下降之后的数据选通信号的前导码部分期间，终结被使能，并且在数据选通信号的后同步码部分期间，终结被禁用。6.根据权利要求5所述的存储器系统，其中，所述读取使能总线的读取使能信号在写入操作期间保持逻辑高电平。7.根据权利要求5所述的存储器系统，其中，所述控制器被配置为当所述终结被使能时，与所述数据选通信号同步地发送所述写入数据。8.根据权利要求7所述的存储器系统，其中，在读取操作期间，所述odt信号保持第一逻辑电平。9.根据权利要求5所述的存储器系统，其中，所述数据选通信号的前导码部分是在所述
数据选通信号的切换部分之前的第一逻辑低部分，并且所述数据选通信号的后同步码部分是在所述数据选通信号的切换部分之后的第二逻辑低部分。10.一种控制器，包括：数据引脚，被配置为在读取操作期间通过数据总线接收读取数据；数据选通引脚，被配置为在读取操作期间通过数据选通信号总线接收数据选通信号；读取使能引脚，被配置为在读取操作期间通过读取使能信号总线发送读取使能信号，所述读取使能信号包括前导码部分、切换部分和后同步码部分；和片内终结odt引脚，被配置为在读取操作期间发送odt信号，其中所述odt信号使能和禁用非易失性存储器(nvm)的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结，以及其中，在读取使能信号下降之后的读取使能信号的前导码部分期间，终结被使能，并且在读取使能信号的后同步码部分期间，终结被禁用。11.根据权利要求10所述的控制器，其中，所述控制器被配置为当所述终结被使能时，与所述数据选通信号同步地接收所述读取数据。12.根据权利要求11所述的控制器，其中，所述odt信号在读取操作期间保持第一逻辑电平。13.根据权利要求10所述的控制器，其中，所述读取使能信号的前导码部分是在所述读取使能信号的切换部分之前的第一逻辑低部分，并且所述读取使能部分的后同步码部分是在所述读取使能信号的切换部分之后的第二逻辑低部分。14.一种控制器，包括：数据引脚，被配置为在写入操作期间通过数据总线发送写入数据；数据选通引脚，被配置为在写入操作期间通过数据选通信号总线发送数据选通信号，所述数据选通信号包括前导码部分、切换部分和后同步码部分；和片内终结odt引脚，被配置为在写入操作期间发送odt信号，其中所述odt信号使能和禁用非易失性存储器(nvm)的数据总线、数据选通信号总线和读取使能信号总线中的至少一个上的终结，以及其中，在数据选通信号下降之后的数据选通信号的前导码部分期间，终结被使能，并且在数据选通信号的后同步码部分期间，终结被禁用。15.根据权利要求14所述的控制器，其中，读取使能信号总线的读取使能信号在写入操作期间保持逻辑高电平。16.根据权利要求14所述的控制器，其中，所述控制器被配置为当所述终结被使能时，与所述数据选通信号同步地发送所述写入数据。17.根据权利要求16所述的控制器，其中，所述odt信号在读取操作期间保持第一逻辑电平。18.根据权利要求14所述的控制器，其中，所述数据选通信号的前导码部分是在所述数据选通信号的切换部分之前的第一逻辑低部分，并且所述数据选通信号的后同步码部分是在所述数据选通信号的切换部分之后的第二逻辑低部分。

技术总结

非易失性存储器(NVM)器件包括数据引脚、控制引脚、片内终结(ODT)引脚以及共同连接到所述数据引脚和所述控制引脚的多个NVM存储器芯片。所述NVM芯片中的第一NVM芯片包括ODT电路。所述第一NVM芯片基于通过所述控制引脚接收的控制信号和通过所述ODT引脚接收的ODT信号来确定ODT写入模式和ODT读取模式中的一个，在所述ODT写入模式期间使用ODT电路在数据引脚上执行ODT，并在所述ODT读取模式期间使用ODT电路在控制引脚上执行ODT。ODT电路在控制引脚上执行ODT。ODT电路在控制引脚上执行ODT。