移位寄存单元、栅极驱动电路及触控显示装置的制作方法

1.本技术涉及显示技术领域，具体而言，本技术涉及移位寄存单元、栅极驱动电路及触控显示装置。

背景技术：

2.目前电子产品发展趋势是轻薄化、功能多样化，对显示产品的设计挑战也越来越高。随着主动笔在nb(笔记本电脑)、tpc(平板电脑)、mob i l e(移动手机)等显示产品上的应用不断普及，i nce l l(内嵌式触摸屏)技术优势不断凸显。内嵌式触摸屏具有工艺制程简单，产品特性兼容性高，触控性能优异，成本低，轻薄等多种优点。
3.目前，部分内嵌式触控显示装置(例如目前主流的a-s i mob i l ei nce l l显示产品)在lh驱动模式(lh驱动模式是指在屏幕显示时间插入触控信号的驱动模式)下存在横纹不良，导致lh驱动模式在tpc(平板电脑)、nb(笔记本电脑)等显示产品上应用受限。

技术实现要素：

4.本技术针对现有方式的缺点，提出一种移位寄存单元、栅极驱动电路及触控显示装置，用以解决现有技术中的内嵌式触控显示装置在lh驱动模式下存在横纹不良的技术问题。
5.第一方面，本技术实施例提供了一种移位寄存单元，包括：
6.输入模块，分别与输入端、第一信号端和上拉节点连接；
7.输出模块，分别与时钟信号端、输出端和上拉节点连接；
8.储能模块，储能模块的一端与上拉节点连接，储能模块的另一端与输出端连接；
9.第一下拉模块，分别与上拉节点、下拉节点、第二信号端和第三信号端连接；
10.第一复位模块，分别与上拉节点、第一复位信号端和第四信号端连接；
11.在触控阶段，第一信号端的信号保持高电平信号，第二信号端的信号被拉至低电平信号，第三信号端的信号保持低电平信号；第四信号端的信号被拉至高电平信号。
12.在一种可能的实现方式中，还包括：
13.第二下拉模块，分别与上拉节点、下拉节点和第四信号端连接；
14.第三下拉模块，分别与输出端、下拉节点和第三信号端连接。
15.在一种可能的实现方式中，还包括：
16.第二复位模块,分别与上拉节点、第二复位信号端和第四信号端连接；
17.第三复位模块,分别与输出端、第二复位信号端和第三信号端连接。
18.在一种可能的实现方式中，还包括：
19.第一降噪模块，分别与下拉节点、第四信号端和第三信号端连接；
20.第二降噪模块，分别与输出端、第四信号端和第三信号端连接。
21.在一种可能的实现方式中，第一降噪模块包括第一晶体管；第二降噪模块包括第二晶体管；
22.第一晶体管的第一极与下拉节点连接，第一晶体管的第二极与第三信号端连接，第一晶体管的控制极与第四信号端连接；
23.第二晶体管的第一极与输出端连接，第二晶体管的第二极与第三信号端连接，第二晶体管的控制极与第四信号端连接。
24.在一种可能的实现方式中，输入模块包括第三晶体管；输出模块包括第四晶体管；第一下拉模块包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；第一复位模块包括第九晶体管；
25.第三晶体管的控制极与输入端连接，第三晶体管的第一极与第一信号端连接，第三晶体管的第二极与上拉节点连接；
26.第四晶体管的控制极与上拉节点连接，第四晶体管的第一极与时钟信号端，第四晶体管的第二极与输出端连接；
27.第五晶体管的第一极、第八晶体管的第一极和控制极均与第二信号端连接，第五晶体管的第二极与第六晶体管的第一极连接，第五晶体管的控制极和第八晶体管的第二极均与第一节点连接，第七晶体管的第一极与第一节点连接；第六晶体管的第二极和第七晶体管的第二极，均与第三信号端连接；第六晶体管的控制极和第七晶体管的控制极，均与上拉节点连接；
28.第九晶体管的第一极与上拉节点连接，第九晶体管的第二极与第四信号端连接，第九晶体管的控制极与第一复位信号端连接。
29.在一种可能的实现方式中，第二下拉模块包括第十晶体管，第三下拉模块包括第十一晶体管；
30.第十晶体管的第一极与上拉节点连接，第十晶体管的第二极与第四信号端连接，第十晶体管的控制极下拉节点连接；
31.第十一晶体管的第一极与输出端连接，第十一晶体管的第二极与第三信号端连接，第十一晶体管的控制极与下拉节点连接。
32.在一种可能的实现方式中，第二复位模块包括第十二晶体管,第三复位模块包括第十三晶体管；
33.第十二晶体管的第一极与上拉节点连接，第十二晶体管的第二极与第四信号端连接，第十二晶体管的控制极与第二复位信号端连接；
34.第十三晶体管的第一极与输出端连接，第十三晶体管的第二极与第三信号端连接，第十三晶体管的控制极与第二复位信号端连接。
35.第二方面，本技术实施例提供了一种栅极驱动电路，包括至少两个级联的如第一方面任一的移位寄存单元；
36.每级移位寄存单元的输出端与下一级移位寄存单元的输入端电连接；
37.每级移位寄存单元的第一复位信号端与下一级移位寄存单元的输出端电连接。
38.第三方面，本技术实施例提供了一种触控显示装置，包括如第二方面的栅极驱动电路。
39.本技术实施例提供的技术方案带来的有益技术效果包括：
40.本技术实施例提供的移位寄存单元，通过设置第一信号端与输入模块连接，在触控阶段，由于第一信号端和上拉节点均为高电平信号，使得输入模块的两端均为高电平信
号，输入模块的两端电平一致，阻挡了上拉节点的漏电路径。通过设置第四信号端与第一复位模块的连接，在触控阶段，由于上拉节点和第四信号端均为高电平信号，使得第一复位模块的两端均为高电平信号，第一复位模块的两端的电平一致，保证第一复位模块关闭，阻挡了上拉节点的漏电路径，从而使得触控显示装置，尤其是支持主动笔的触控显示装置，在触控阶段上拉节点出lhb坑后维持在高电平，直到进入显示阶段。
41.本技术实施例通过在保持原有工艺的基础上，通过消除漏电路径，能够避免上拉节点在出lhb坑后电压降低，从而能够降低lh驱动模式下的横纹不良，避免触控显示装置，尤其是a-s i(非晶硅)触控显示装置由于lhb时间过长导致的异常显示问题，同时由于消除漏电路径，能够支持更长lhb时间需求。
42.本技术附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本技术的实践了解到。
附图说明
43.本技术上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
44.图1为现有技术的lhb坑前的上拉节点pu的波形示意图；
45.图2为现有技术的lhb坑后的上拉节点pu的波形示意图；
46.图3为本技术实施例提供的一种移位寄存单元的电路原理示意图；
47.图4为本技术实施例提供的一种移位寄存单元的时序示意图；
48.图5为本技术实施例提供的一种对于入lhb坑像素行的移位寄存单元的输出波形示意图；
49.图6为本技术实施例提供的一种对于非入lhb坑像素行的移位寄存单元的输出波形示意图。
50.附图标记：
51.100-移位寄存单元，10-输入模块，20-输出模块，30-存储模块，40-第一下拉模块，41-第二下拉模块，61-第一降噪模块，62-第二降噪模块，42-第三下拉模块，50-第一复位模块，51-第二复位模块，52-第三复位模块。
具体实施方式
52.下面详细描述本技术，本技术的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本技术的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本技术，而不能解释为对本技术的限制。
53.本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本技术所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
54.本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一
个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本技术的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
55.内嵌式触控显示装置一般采用分时驱动方式，即将每一帧(v-sync)的时间分成显示时间段和触控时间段来实现触控功能和显示功能。其中，显示时间段可以包括若干显示阶段(di sp l ay)，触控时间段可以包括若干触控阶段(touch)，显示阶段和触控阶段相互交替工作。
56.本技术的发明人进行研究发现，上述背景技术中的横纹问题主要是由于移位寄存单元中的上拉节点pu的信号在出lhb(long hor i zon b l ank i ng，长水平空白)坑后衰减，导致移位寄存单元输出的扫描信号gate电压不足，导致对应的像素充电不足，从而引起显示面板出现横纹不良。
57.现有的移位寄存单元(即goa单元)在触控阶段(lhb期间)，上拉节点pu点处于f l oat i ng(悬浮)状态，由于输入模块包括的晶体管m1，以及第一复位模块包括的晶体管m2的vgs为0，特别是a-si(非晶硅)触控显示装置，0v的tft(th i n f i l m trans i stor，薄膜晶体管)漏电流较大，上拉节点pu在长时间ho l d i ng(保持)时，会不断漏电至晶体管m1和晶体管m2，从而导致上拉节点pu在出lhb坑时的电压比正常像素行的电压低，造成出lhb坑后，移位寄存单元输出的gate电压降低，p i xe l(像素)充电不足，导致lhb横纹不良。
58.图1和图2为模拟的touch(触控)lhb坑前和lhb坑后的上拉节点pu的波形的差异。从图2中可以看出，在长时间的f l oat i ng(悬浮)状态下，上拉节点pu的电压在lhb坑后逐渐下降，上拉节点pu很难一直保持较高的电压。
59.现有的改善措施包括：
①
通过调整工艺将goa单元的晶体管的阈值电压vth正移减小0v漏电，但改善效果不明显同时会降低goa单元的抗噪能力，产品的信赖性无法有效保证；
②
减小lhb时间，通常180us效果较好，但主动笔的使用受限，无法支持主流主动笔对lhb时间的需求(例如，微软通常要求450us)。
60.本技术提供的一种移位寄存单元、栅极驱动电路及触控显示装置，旨在解决现有技术中的内嵌式触控显示装置在lh驱动模式下存在横纹不良的技术问题。
61.下面以具体地实施例对本技术的技术方案以及本技术的技术方案如何解决上述技术问题进行详细说明。
62.本技术实施例提供了一种移位寄存单元100，应用于触控显示装置的栅极驱动电路，该栅极驱动电路包括至少两个级联的移位寄存单元100。触控显示装置还包括触控显示面板，移位寄存单元100用于给触控显示面板的像素行提供扫描信号gate。该触控显示装置为内嵌式触控显示装置，采用lh驱动模式，触控显示面板正常显示时，即为显示阶段；当触控显示面板的aa区(显示区)接收到触控信号时，进入触控阶段。
63.如图3所示，移位寄存单元100包括输入模块10、输出模块20、储能模块30、第一下拉模块40和第一复位模块50。
64.具体的，输入模块10，分别与输入端i nput、第一信号端vds和上拉节点pu连接。
65.输出模块20，分别与时钟信号端clk、输出端output和上拉节点pu连接。
66.储能模块30，储能模块30的一端与上拉节点pu连接，储能模块30的另一端与输出端output连接。
67.第一下拉模块40，分别与上拉节点pu、下拉节点pd、第二信号端vgh和第三信号端vgl1连接。
68.第一复位模块50，分别与上拉节点pu、第一复位信号端reset和第四信号端vgl2连接。
69.在触控阶段，上拉节点pu为高电平，第一信号端vds的信号保持高电平信号，第二信号端vgh的信号被拉至低电平信号，第三信号端vgl1的信号保持低电平信号；第四信号端vgl2的信号被拉至高电平信号。
70.下面结合图3和图4所示，对本技术实施例提供的移位寄存单元100的工作原理进行详细说明。
71.在显示阶段(d i sp l ay)，第一信号端vds的信号和第二信号端vgh的信号均为高电平信号，第三信号端vgl1的信号和第四信号端vgl2的信号均为低电平信号；输入模块10在输入端i nput的高电平信号的控制下导通，将第一信号端vds的高电平信号传输至上拉节点pu，即上拉节点pu被拉高至高电平，输出模块20在上拉节点pu的控制下导通，将来自时钟信号端clk的高电平的时钟信号传输至输出端output，作为扫描信号gate输出至对应的像素行。该显示阶段的具体实现方式与现有技术类似。
72.当触控显示面板的aa区(显示区)接收到触控信号时，进入触控阶段。在触控阶段(touch)，第一信号端vds的信号保持高电平信号，第二信号端vgh的信号被拉至低电平信号，第三信号端vgl1的信号保持低电平信号；第四信号端vgl2的信号被拉至高电平信号。时钟信号端clk的信号、第一复位信号端reset的信号均为低电平信号。上拉节点pu一直保持高电平直到触控阶段(touch)结束。
73.示例性地，当触控显示面板在显示第20像素行时，若此时触控显示面板接收到触控信号，则进入触控阶段，则该第20像素行为入lhb坑像素行，其他的像素行为非入lhb坑像素行。当然，入lhb坑像素行可以多行，需要根据具体实际情况进行设定。该示例仅作为解释入lhb坑像素行和非入lhb坑像素行。
74.在触控阶段，对于入lhb坑像素行,如图5所示，输入模块10在输入端i nput的高电平信号的控制下导通，将第一信号端vds的高电平信号传输至上拉节点pu，即上拉节点pu被拉高至高电平，之后进入触控阶段，时钟信号端clk的信号、第一复位信号端reset的信号均为低电平信号。在触控阶段(lhb期间)，(1)由于第一信号端vds的信号为高电平信号，上拉节点pu的信号为高电平信号，输入模块10的两端均为高电平信号，即输入模块10的两端电平一致，保证输入模块10关闭，从而上拉节点pu无法通过输入模块10漏电，阻挡了上拉节点pu的漏电路径。(2)由于第四信号端vgl2的信号为高电平信号，上拉节点pu的信号为高电平信号，第一复位模块50的两端均为高电平信号，即第一复位模块50的两端电平一致，从而上拉节点pu无法通过第一复位模块50漏电,阻挡了上拉节点pu的漏电路径。由于上拉节点pu无漏电路径，因此，可支持更长lhb时间需求。
75.本技术实施例提供的移位寄存单元100，通过设置第一信号端vds与输入模块10连
接，在触控阶段，由于第一信号端vds和上拉节点pu均为高电平信号，使得输入模块10的两端均为高电平信号，输入模块10的两端电平一致，阻挡了上拉节点pu的漏电路径。通过设置第四信号端vgl2与第一复位模块50的连接，在触控阶段，由于上拉节点pu和第四信号端vgl2均为高电平信号，使得第一复位模块50的两端均为高电平信号，第一复位模块50的两端的电平一致，保证第一复位模块50关闭，阻挡了上拉节点pu的漏电路径，从而使得触控显示装置，尤其是支持主动笔的触控显示装置，在触控阶段上拉节点pu出lhb坑后维持在高电平，直到进入显示阶段(时钟信号端clk的信号拉高，移位寄存单元100正常输出扫描信号gate)。
76.本技术实施例通过在保持原有工艺的基础上，通过消除漏电路径，能够避免上拉节点pu在出lhb坑后电压降低，从而能够降低lh驱动模式下的横纹不良，避免触控显示装置，尤其是a-s i(非晶硅)触控显示装置由于lhb时间过长导致的异常显示问题，同时由于消除漏电路径，能够支持更长lhb时间需求。
77.在一些实施例中，如图3所示，移位寄存单元100还包括第二下拉模块41。具体的，第二下拉模块41，分别与上拉节点pu、下拉节点pd和第四信号端vgl2连接。
78.继续如上分析，在触控阶段，对于入lhb坑像素行,如图5所示，输入模块10在输入端i nput的高电平信号的控制下导通，将第一信号端vds的高电平信号传输至上拉节点pu，即上拉节点pu被拉高至高电平，之后进入触控阶段，时钟信号端clk的信号、第一复位信号端reset的信号均为低电平信号。在触控阶段(lhb期间)，(3)由于第四信号端vgl2的信号为高电平信号，上拉节点pu的信号为高电平信号，第二下拉模块41的两端均为高电平信号，即第二下拉模块41的两端电平一致，从而上拉节点pu无法通过第二下拉模块41漏电,阻挡了上拉节点pu的漏电路径。由于上拉节点pu无漏电路径，因此，可支持更长lhb时间需求。
79.本技术实施例提供的移位寄存单元100，通过设置第四信号端vgl2与第二下拉模块41的连接，在触控阶段，由于上拉节点pu和第四信号端vgl2均为高电平信号，使得第二下拉模块41的两端均为高电平信号，第二下拉模块41的两端的电平一致，保证第二下拉模块41关闭，阻挡了上拉节点pu的漏电路径，从而使得触控显示装置，尤其是支持主动笔的触控显示装置，在触控阶段上拉节点pu出lhb坑后维持在高电平，直到进入显示阶段(时钟信号端clk的信号拉高，移位寄存单元100正常输出扫描信号gate)。
80.在一些实施例中，如图3所示，移位寄存单元100还包括第二复位模块51。具体的，第二复位模块51,分别与上拉节点pu、第二复位信号端trst和第四信号端vgl2连接。
81.继续如上分析，在触控阶段，对于入lhb坑像素行,如图5所示，输入模块10在输入端i nput的高电平信号的控制下导通，将第一信号端vds的高电平信号传输至上拉节点pu，即上拉节点pu被拉高至高电平，之后进入触控阶段，时钟信号端clk的信号、第一复位信号端reset的信号、第二复位信号端trst的信号均为低电平信号。在触控阶段(lhb期间)，(4)由于第四信号端vgl2的信号为高电平信号，上拉节点pu的信号为高电平信号，第二复位模块51的两端均为高电平信号，即第二复位模块51的两端电平一致，从而上拉节点pu无法通过第二复位模块51漏电,阻挡了上拉节点pu的漏电路径。由于上拉节点pu无漏电路径，因此，可支持更长lhb时间需求。
82.本技术实施例提供的移位寄存单元100，通过设置第四信号端vgl2与第二复位模块51的连接，在触控阶段，由于上拉节点pu和第四信号端vgl2均为高电平信号，使得第二复
位模块51的两端均为高电平信号，第二复位模块51的两端的电平一致，保证第二复位模块51关闭，阻挡了上拉节点pu的漏电路径，从而使得触控显示装置，尤其是支持主动笔的触控显示装置，在触控阶段上拉节点pu出lhb坑后维持在高电平，直到进入显示阶段(时钟信号端clk的信号拉高，移位寄存单元100正常输出扫描信号gate)。
83.在一些实施例中，如图3所示，移位寄存单元100还包括第一降噪模块61。具体的，第一降噪模块61，分别与下拉节点pd、第四信号端vgl2和第三信号端vgl1连接。
84.继续如上分析，在触控阶段，对于非入lhb坑像素行,如图3、图4、图6所示，在进入触控阶段时，(1)虽然第二信号端vgh的信号被拉低，下拉节点pd可能会有残余电荷存在而处于高电平，使得第二下拉模块41(包括晶体管m10)导通，容易将第四信号端vgl2的高电平信号传输至上拉节点pu，上拉节点pu容易被拉高，因此，通过增加第一降噪模块61给下拉节点pd降噪，确保非入lhb坑像素行输出无噪声。
85.本技术实施例提供的移位寄存单元100通过增加第一降噪模块61，并将第一降噪模块61与第四信号端vgl2连接，在触控阶段，由于第四信号端vgl2为高电平信号，第一降噪模块61在第四信号端vgl2的高电平信号的控制下导通，将第三信号端vgl1的低电平信号传输至下拉节点pd，以给下拉节点pd降噪。
86.在一些实施例中，如图3所示，移位寄存单元100还包括第二降噪模块62。具体的，第二降噪模块62，分别与输出端output、第四信号端vgl2和第三信号端vgl1连接。
87.继续如上分析，在触控阶段，对于非入lhb坑像素行,如图6所示，在进入触控阶段时，(2)由于第四信号端vgl2的信号被拉高瞬间，由于第一复位模块50(包括晶体管m2)、第二下拉模块41(包括晶体管m10)和第二复位模块51(包括晶体管m7)耦合电容的存在，上拉节点pu的电压被略微拉高，可能存在噪声。因此，通过增加第二降噪模块62给输出端output降噪，确保非入lhb坑像素行输出无噪声。
88.本技术实施例提供的移位寄存单元100通过增加第二降噪模块62，并将第二降噪模块62与第四信号端vgl2连接，在触控阶段，由于第四信号端vgl2为高电平信号，第二降噪模块62在第四信号端vgl2的高电平信号的控制下导通，将第三信号端vgl1的低电平信号传输至输出端output，以给输出端output降噪。
89.在一些实施例中，如图3所示，移位寄存单元100还包括第三下拉模块42和第三复位模块52。具体的，第三下拉模块42，分别与输出端output、下拉节点pd和第三信号端vgl1连接。第三复位模块52,分别与输出端output、第二复位信号端trst和第三信号端vgl1连接。
90.需要说明的是，第一复位信号端reset用于移位寄存单元100的级联。第二复位信号端trst用于对移位寄存单元100进行复位，具体的，当一帧画面结束后，在第二复位信号端trst的控制下，将上拉节点pu和输出端output的信号均拉低，以对移位寄存单元100进行复位。
91.示例性地，如图3所示，第一降噪模块61包括第一晶体管m16；第一晶体管m16的第一极与下拉节点pd连接，第一晶体管m16的第二极与第三信号端vgl1连接，第一晶体管m16的控制极与第四信号端vgl2连接。
92.示例性地，如图3所示，第二降噪模块62包括第二晶体管m15；第二晶体管m15的第一极与输出端output连接，第二晶体管m15的第二极与第三信号端vgl1连接，第二晶体管
m15的控制极与第四信号端vgl2连接。
93.示例性地，如图3所示，输入模块10包括第三晶体管m1，第三晶体管m1的控制极与输入端i nput连接，第三晶体管m1的第一极与第一信号端vds连接，第三晶体管m1的第二极与上拉节点pu连接。
94.示例性地，如图3所示，输出模块20包括第四晶体管m3，第四晶体管m3的控制极与上拉节点pu连接，第四晶体管m3的第一极与时钟信号端clk，第四晶体管m3的第二极与输出端output连接。
95.示例性地，如图3所示，存储模块30包括电容c1，电容c1的一端与上拉节点pu连接，电容c1的另一端与输出端output连接。
96.示例性地，如图3所示，第一下拉模块40包括第五晶体管m5、第六晶体管m6、第七晶体管m8和第八晶体管m9。第五晶体管m5的第一极、第八晶体管m9的第一极和控制极均与第二信号端vgh连接，第五晶体管m5的第二极与第六晶体管m6的第一极连接，第五晶体管m5的控制极和第八晶体管m9的第二极均与第一节点pd_cn连接，第七晶体管m8的第一极与第一节点pd_cn连接；第六晶体管m6的第二极和第七晶体管m8的第二极，均与第三信号端vgl1连接；第六晶体管m6的控制极和第七晶体管m8的控制极，均与上拉节点pu连接。
97.示例性地，如图3所示，第一复位模块50包括第九晶体管m2,第九晶体管m2的第一极与上拉节点pu连接，第九晶体管m2的第二极与第四信号端vgl2连接，第九晶体管m2的控制极与第一复位信号端reset连接。
98.示例性地，如图3所示，第二下拉模块41包括第十晶体管m10，第十晶体管m10的第一极与上拉节点pu连接，第十晶体管m10的第二极与第四信号端vgl2连接，第十晶体管m10的控制极下拉节点pd连接。
99.示例性地，如图3所示，第三下拉模块42包括第十一晶体管m12,第十一晶体管m12的第一极与输出端output连接，第十一晶体管m12的第二极与第三信号端vgl1连接，第十一晶体管m12的控制极与下拉节点pd连接。
100.示例性地，如图3所示，第二复位模块51包括第十二晶体管m7,第十二晶体管m7的第一极与上拉节点pu连接，第十二晶体管m7的第二极与第四信号端vgl2连接，第十二晶体管m7的控制极与第二复位信号端trst连接。
101.示例性地，如图3所示，第三复位模块52包括第十三晶体管m11,第十三晶体管m11的第一极与输出端output连接，第十三晶体管m11的第二极与第三信号端vgl1连接，第十三晶体管m11的控制极与第二复位信号端trst连接。
102.结合图3-图6，本技术在原有移位寄存单元的架构模型的基础上，做了如下改进：
103.1、对于入lhb坑像素行，通过新增第一信号端vds，并与第三晶体管m1连接，使得原来的二极管变为三极管。在触控阶段，由于第一信号端vds的信号为高电平信号，上拉节点pu的信号为高电平信号，第三晶体管m1的第一极和第二极均为高电平信号，即第三晶体管m1的两极电平一致，保证第三晶体管m1关闭，从而上拉节点pu无法通过第三晶体管m1漏电，阻挡了上拉节点pu的漏电路径(如图5所示)。
104.2、对于入lhb坑像素行，通过新增第四信号端vgl2，并与第九晶体管m2、第十晶体管m10和第十二晶体管m7连接。在触控阶段，由于第四信号端vgl2的信号为高电平信号，上拉节点pu的信号为高电平信号，第九晶体管m2的两极、第十晶体管m10两极和第十二晶体管
m7的两极均为高电平信号，即第九晶体管m2的两极、第十晶体管m10两极和第十二晶体管m7的两极电平一致，从而上拉节点pu无法通过第九晶体管m2、第十晶体管m10和第十二晶体管m7漏电,阻挡了上拉节点pu的漏电路径。由于上拉节点pu无漏电路径，因此，可支持更长lhb时间需求(如图5所示)。
105.结合图5和图2所示，对于入lhb坑像素行，上拉节点pu被拉高至高电平之后进入触控阶段，相比于图2中上拉节点pu的电压在lhb坑后逐渐下降，上拉节点pu很难一直保持较高的电压，图5中由于阻挡了上拉节点pu的漏电路径，上拉节点pu的电压在lhb坑后一直维持较高的电压，直到进入显示阶段(时钟信号端clk的信号拉高，移位寄存单元100的输出端output输出高电平的时钟信号，作为扫描信号gate输出至对应的像素行。下拉节点pd的电平与上拉节点pu的电平相反。
106.3、通过新增第一晶体管m16和第二晶体管m15，第一晶体管m16的第二极和第二晶体管m15的第二极均与第三信号端vgl1，第一晶体管m16的第一极与下拉节点pd连接，第二晶体管m15的第一极与输出端output连接(如图6所示)。
107.3.1、对于非入lhb坑像素行，在进入触控阶段时，由于第四信号端vgl2的信号被拉高瞬间，由于第九晶体管m2、第十晶体管m10和第十二晶体管m7耦合电容的存在，上拉节点pu的电压被略微拉高(如图6所示的pu波形)，可能存在噪声。因此，通过增加第二晶体管m15给输出端output降噪，确保非入lhb坑像素行输出无噪声。
108.3.2、对于非入lhb坑像素行，在进入触控阶段时，虽然第二信号端vgh的信号被拉低，下拉节点pd可能会有残余电荷存在而处于高电平(如图6所示的pd波形)，使得第十晶体管m10导通，容易将第四信号端vgl2的高电平信号传输至上拉节点pu，上拉节点pu容易被拉高，因此，通过增加第一晶体管m16给下拉节点pd降噪，确保非入lhb坑像素行输出无噪声。
109.需要说明的是，图5和图6中，由于电容c1的自举作用将上拉节点pu的电压进一步拉高。
110.可选地，上述晶体管可以为n型晶体管，当然也可以为p型晶体管，本领域技术人员可以理解，图3所示的电路连接方式仅作为本技术实施例提供的移位寄存单元100的一种示例，当各晶体管的类型变化时，可适应地调整本技术实施例提供的移位寄存单元中各元件的电连接方式，适应地调整后的电连接方式仍然属于本技术实施例的保护范围。
111.在具体实施时，各晶体管可以是薄膜晶体管(tft，th i n f i l mtrans i stor)，也可以是金属氧化物半导体场效应管(mos，meta l ox i de sem i conductor)，在此不做限定。在具体实施中，这些晶体管的第一极和第二极可以为晶体管的源极或漏极，根据晶体管类型以及输入信号的不同，其功能可以互换，在此不做具体区分。
112.基于同一发明构思，本技术实施例提供了一种栅极驱动电路，该栅极驱动电路包括至少两个级联的如上述任一实施例提供的移位寄存单元100；
113.每级移位寄存单元100的输出端output与下一级移位寄存单元100的输入端i nput电连接；
114.每级移位寄存单元100的第一复位信号端reset与下一级移位寄存单元100的输出端output电连接。
115.本技术实施例提供的栅极驱动电路，与前面的各实施例具有相同的发明构思及相同的有益效果，该栅极驱动电路中未详细示出的内容可参照前面的各实施例，在此不再赘
述。
116.基于同一发明构思，本技术实施例提供了一种触控显示装置，包括如上述实施例提供的栅极驱动电路。
117.本技术实施例提供的触控显示装置，与前面的各实施例具有相同的发明构思及相同的有益效果，该触控显示装置中未详细示出的内容可参照前面的各实施例，在此不再赘述。
118.应用本技术实施例，至少能够实现如下有益效果：
119.(1)本技术实施例提供的移位寄存单元100，通过设置第一信号端vds与输入模块10连接，在触控阶段，由于第一信号端vds和上拉节点pu均为高电平信号，使得输入模块10的两端均为高电平信号，输入模块10的两端电平一致，阻挡了上拉节点pu的漏电路径。通过设置第四信号端vgl2与第一复位模块50的连接，在触控阶段，由于上拉节点pu和第四信号端vgl2均为高电平信号，使得第一复位模块50的两端均为高电平信号，第一复位模块50的两端的电平一致，保证第一复位模块50关闭，阻挡了上拉节点pu的漏电路径，从而使得触控显示装置，尤其是支持主动笔的触控显示装置，在触控阶段上拉节点pu出lhb坑后维持在高电平，直到进入显示阶段(时钟信号端clk的信号拉高，移位寄存单元100正常输出扫描信号gate)。本技术实施例通过在保持原有工艺的基础上，通过消除漏电路径，能够避免上拉节点pu在出lhb坑后电压降低，从而能够降低lh驱动模式下的横纹不良，避免触控显示装置，尤其是a-s i(非晶硅)触控显示装置由于lhb时间过长导致的异常显示问题，同时由于消除漏电路径，能够支持更长lhb时间需求。
120.(2)本技术实施例提供的移位寄存单元100，通过设置第四信号端vgl2与第二下拉模块41的连接，在触控阶段，由于上拉节点pu和第四信号端vgl2均为高电平信号，使得第二下拉模块41的两端均为高电平信号，第二下拉模块41的两端的电平一致，保证第二下拉模块41关闭，阻挡了上拉节点pu的漏电路径，从而使得触控显示装置，尤其是支持主动笔的触控显示装置，在触控阶段上拉节点pu出lhb坑后维持在高电平，直到进入显示阶段(时钟信号端clk的信号拉高，移位寄存单元100正常输出扫描信号gate)。
121.(3)本技术实施例提供的移位寄存单元100，通过设置第四信号端vgl2与第二复位模块51的连接，在触控阶段，由于上拉节点pu和第四信号端vgl2均为高电平信号，使得第二复位模块51的两端均为高电平信号，第二复位模块51的两端的电平一致，保证第二复位模块51关闭，阻挡了上拉节点pu的漏电路径，从而使得触控显示装置，尤其是支持主动笔的触控显示装置，在触控阶段上拉节点pu出lhb坑后维持在高电平，直到进入显示阶段(时钟信号端clk的信号拉高，移位寄存单元100正常输出扫描信号gate)。
122.(4)本技术实施例提供的移位寄存单元100通过增加第一降噪模块61，并将第一降噪模块61与第四信号端vgl2连接，在触控阶段，由于第四信号端vgl2为高电平信号，第一降噪模块61在第四信号端vgl2的高电平信号的控制下导通，将第三信号端vgl1的低电平信号传输至下拉节点pd，以给下拉节点pd降噪。
123.(5)本技术实施例提供的移位寄存单元100通过增加第二降噪模块62，并将第二降噪模块62与第四信号端vgl2连接，在触控阶段，由于第四信号端vgl2为高电平信号，第二降噪模块62在第四信号端vgl2的高电平信号的控制下导通，将第三信号端vgl1的低电平信号传输至输出端output，以给输出端output降噪。
124.本技术领域技术人员可以理解，本技术中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本技术中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本技术中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
125.在本技术的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本技术和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本技术的限制。
126.术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本技术的描述中，除非另有说明，“多个”的含义是两个或两个以上。
127.在本技术的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本技术中的具体含义。
128.在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
129.应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
130.以上所述仅是本技术的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本技术的保护范围。

技术特征：

1.一种移位寄存单元，其特征在于，包括：输入模块，分别与输入端、第一信号端和上拉节点连接；输出模块，分别与时钟信号端、输出端和所述上拉节点连接；储能模块，所述储能模块的一端与所述上拉节点连接，所述储能模块的另一端与所述输出端连接；第一下拉模块，分别与所述上拉节点、下拉节点、第二信号端和第三信号端连接；第一复位模块，分别与所述上拉节点、第一复位信号端和所述第四信号端连接；在触控阶段，所述第一信号端的信号保持高电平信号，所述第二信号端的信号被拉至低电平信号，所述第三信号端的信号保持低电平信号；所述第四信号端的信号被拉至高电平信号。2.根据权利要求1所述的移位寄存单元，其特征在于，还包括：第二下拉模块，分别与所述上拉节点、所述下拉节点和所述第四信号端连接；第三下拉模块，分别与所述输出端、所述下拉节点和第三信号端连接。3.根据权利要求1所述的移位寄存单元，其特征在于，还包括：第二复位模块,分别与所述上拉节点、第二复位信号端和所述第四信号端连接；第三复位模块,分别与所述输出端、第二复位信号端和所述第三信号端连接。4.根据权利要求1所述的移位寄存单元，其特征在于，还包括：第一降噪模块，分别与所述下拉节点、所述第四信号端和所述第三信号端连接；第二降噪模块，分别与所述输出端、所述第四信号端和所述第三信号端连接。5.根据权利要求4所述的移位寄存单元，其特征在于，所述第一降噪模块包括第一晶体管；所述第二降噪模块包括第二晶体管；所述第一晶体管的第一极与所述下拉节点连接，所述第一晶体管的第二极与所述第三信号端连接，所述第一晶体管的控制极与所述第四信号端连接；所述第二晶体管的第一极与所述输出端连接，所述第二晶体管的第二极与所述第三信号端连接，所述第二晶体管的控制极与所述第四信号端连接。6.根据权利要求1所述的移位寄存单元，其特征在于，所述输入模块包括第三晶体管；所述输出模块包括第四晶体管；所述第一下拉模块包括第五晶体管、第六晶体管、第七晶体管和第八晶体管；所述第一复位模块包括第九晶体管；所述第三晶体管的控制极与输入端连接，所述第三晶体管的第一极与第一信号端连接，所述第三晶体管的第二极与上拉节点连接；所述第四晶体管的控制极与上拉节点连接，所述第四晶体管的第一极与时钟信号端，所述第四晶体管的第二极与输出端连接；所述第五晶体管的第一极、所述第八晶体管的第一极和控制极均与第二信号端连接，所述第五晶体管的第二极与所述第六晶体管的第一极连接，所述第五晶体管的控制极和所述第八晶体管的第二极均与第一节点连接，所述第七晶体管的第一极与第一节点连接；所述第六晶体管的第二极和所述第七晶体管的第二极，均与第三信号端连接；所述第六晶体管的控制极和所述第七晶体管的控制极，均与上拉节点连接；所述第九晶体管的第一极与上拉节点连接，所述第九晶体管的第二极与第四信号端连接，所述第九晶体管的控制极与第一复位信号端连接。
7.根据权利要求2所述的移位寄存单元，其特征在于，所述第二下拉模块包括第十晶体管，所述第三下拉模块包括第十一晶体管；所述第十晶体管的第一极与上拉节点连接，所述第十晶体管的第二极与第四信号端连接，所述第十晶体管的控制极下拉节点连接；所述第十一晶体管的第一极与输出端连接，所述第十一晶体管的第二极与第三信号端连接，所述第十一晶体管的控制极与下拉节点连接。8.根据权利要求3所述的移位寄存单元，其特征在于，所述第二复位模块包括第十二晶体管,所述第三复位模块包括第十三晶体管；所述第十二晶体管的第一极与上拉节点连接，所述第十二晶体管的第二极与第四信号端连接，所述第十二晶体管的控制极与第二复位信号端连接；所述第十三晶体管的第一极与输出端连接，所述第十三晶体管的第二极与第三信号端连接，所述第十三晶体管的控制极与第二复位信号端连接。9.一种栅极驱动电路，其特征在于，包括至少两个级联的如权利要求1至8任一所述的移位寄存单元；每级所述移位寄存单元的输出端与下一级移位寄存单元的输入端电连接；每级所述移位寄存单元的第一复位信号端与下一级移位寄存单元的输出端电连接。10.一种触控显示装置，其特征在于，包括如权利要求9所述的栅极驱动电路。

技术总结

本申请实施例提供了一种移位寄存单元、栅极驱动电路及触控显示装置，移位寄存单元包括：输入模块、输出模块、储能模块、第一下拉模块和第一复位模块。输入模块分别与输入端、第一信号端和上拉节点连接；输出模块分别与时钟信号端、输出端和上拉节点连接；储能模块的一端与上拉节点连接，储能模块的另一端与输出端连接；第一下拉模块分别与上拉节点、下拉节点、第二信号端和第三信号端连接；第一复位模块分别与上拉节点、第一复位信号端和第四信号端连接。本申请实施例通过在保持原有工艺的基础上，通过消除漏电路径，能够避免上拉节点在出LHB坑后电压降低，从而能够降低LH驱动模式下的横纹不良。的横纹不良。的横纹不良。