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非易失性存储器件、包括其的存储装置以及其读取方法与流程

非易失性存储器件、包括其的存储装置以及其读取方法
1.相关申请的交叉引用
2.本技术要求于2020年10月23日在韩国知识产权局提交的韩国专利申请no.10-2020-0138431的优先权，其公开内容通过引用被全部并入本文。
技术领域
3.本公开的示例性实施例涉及非易失性存储器件(memory device)、包括其的存储装置(storage device)以及其读取方法。

背景技术：

4.包括非易失性存储器件的存储系统已经广泛用于诸如例如通用串行总线(usb)驱动器、数码相机、移动电话、智能电话、平板个人计算机(pc)、pc、存储卡、固态硬盘(ssd)等的装置。由于诸如例如保持(retention)、浮栅耦合或电荷随时间流逝而损失的各种原因，这种非易失性存储器件中包括的多个被编程的存储单元的阈值电压可能改变。这种改变可能使读取数据的可靠性退化。

技术实现要素：

5.本公开的示例性实施例可以提供增加数据可靠性的非易失性存储器件、包括其的存储装置以及其读取方法。
6.本公开的示例性实施例可以提供在不增加面积的情况下执行针对多个干扰源(aggressor)组的数据恢复操作的非易失性存储器件、包括其的存储装置以及其读取方法。
7.根据本公开的示例性实施例，非易失性存储器件的读取方法可以包括在向根据地址选择的字线施加读取通过电压(read pass voltage)的状态下，向与所选择的字线相邻的至少一条字线施加第一干扰源组读取电平，以及从连接到所述至少一条字线的存储单元获得第一干扰源组信息。所述读取方法还可以包括向所述至少一条字线施加所述读取通过电压，向所选择的字线施加第一读取电平，以及执行针对第一干扰源组的第一读取操作。所述读取方法还可以包括在向所选择的字线施加所述读取通过电压的状态下，向所述至少一条字线施加第二干扰源组读取电平，以及从连接到所述至少一条字线的所述存储单元获得第二干扰源组信息。所述读取方法还可以包括向所述至少一条字线施加所述读取通过电压，向所选择的字线施加第二读取电平，以及执行针对第二干扰源组的第二读取操作。所述读取方法还可以包括向所述至少一条字线施加所述读取通过电压，向所选择的字线施加第三读取电平，以及执行第三读取操作。
8.根据本公开的示例性实施例，存储装置可以包括至少一个非易失性存储器件，以及控制器，所述控制器控制所述至少一个非易失性存储器件。所述至少一个非易失性存储器件被配置为：从所述控制器接收读取命令和地址，并且响应于所述读取命令执行数据恢复读取操作。所述控制器进一步被配置为：在所述数据恢复读取操作中，对多个干扰源组中的每一个干扰源组重复地执行从连接到与根据所述地址选择的字线相邻的字线的存储单
元获得干扰源组信息的操作以及恢复与所获得的干扰源组信息相对应的数据的操作。
9.根据本公开的示例性实施例，非易失性存储器件可以包括：存储单元区域，所述存储单元区域包括第一金属焊盘；外围电路区域，所述外围电路区域包括第二金属焊盘并且通过所述第二金属焊盘竖直地连接到所述第一金属焊盘；存储单元阵列，所述存储单元阵列位于所述存储单元区域中并且包括多个存储块，所述多个存储块各自包括连接到多条字线和多条位线的多个存储单元；行译码器，所述行译码器位于所述外围电路区域中并且选择所述多条字线中的一条字线；页面缓冲电路，所述页面缓冲电路包括连接到所述多条位线的多个页面缓冲器；以及控制逻辑，所述控制逻辑位于所述外围电路区域中并且包括数据恢复读取调度器，所述数据恢复读取调度器被配置为：通过经由控制引脚接收命令锁存器使能(cle)信号、地址锁存器使能(ale)信号、芯片使能(ce)信号、写入使能(we)信号、读取使能(re)信号和数据选通(dqs)信号并且根据所述cle信号和所述ale信号在所述we信号的边缘锁存命令或地址，而执行数据恢复读取操作。所述数据恢复读取调度器电路进一步被配置为：在所述数据恢复读取操作中，对多个干扰源组重复地执行从连接到与根据所述地址选择的字线相邻的字线的存储单元获得干扰源组信息的操作以及恢复与所获得的干扰源组信息相对应的数据的操作。
附图说明
10.通过参考附图详细描述本公开的示例性实施例，本公开的上述和其它特征将变得更加容易理解，在附图中：
11.图1为示出根据本公开的示例性实施例的非易失性存储器件的图；
12.图2a和图2b为示出根据本公开的示例性实施例的存储块的视图；
13.图3为示出根据本公开的示例性实施例的存储块的电路图；
14.图4为示出根据本公开的示例性实施例的页面缓冲器的图；
15.图5a和图5b为示出在根据比较示例的普通非易失性存储器件中，在执行应用两个干扰源组的数据恢复读取操作时的锁存操作的图；
16.图6为示出在根据图5a和图5b的比较示例的普通非易失性存储器件中用于数据恢复读取操作的时序的图；
17.图7a至图7e为示出在根据本公开的示例性实施例的非易失性存储器件中，应用两个干扰源组的数据恢复读取操作的图；
18.图8为示出在根据本公开的示例性实施例的非易失性存储器件中，用于使用两个干扰源组的数据恢复读取操作的时序的图；
19.图9为示出在根据本公开的示例性实施例的非易失性存储器件中，用于使用两个干扰源组的数据恢复读取操作的时序的图；
20.图10为示出在根据本公开的另一示例性实施例的非易失性存储器件中，用于使用两个干扰源组的数据恢复读取操作的时序的图；
21.图11a至图11g为示出在根据本公开的示例性实施例的非易失性存储器件中，应用三个干扰源组的数据恢复读取操作的图；
22.图12a至图12c为示出根据本公开的示例性实施例的干扰源组分配的视图；
23.图13为示出根据本公开的示例性实施例的非易失性存储器件的读取方法的流程
图；
24.图14为示出根据本公开的示例性实施例的非易失性存储器件的数据恢复读取方法的流程图；
25.图15为示出根据本公开的示例性实施例的非易失性存储器件的数据恢复读取方法的流程图；
26.图16为示出根据本公开的示例性实施例的反映存储单元的上干扰源和下干扰源的数据恢复读取操作的概念的图；
27.图17为示出根据本公开的示例性实施例的存储装置的图；
28.图18为示出根据本公开的示例性实施例的存储装置的操作的梯形图；并且
29.图19为示出根据本公开的示例性实施例的以芯片到芯片(c2c)结构实施的非易失性存储器件的图。
具体实施方式
30.在下文中将参考附图更全面地描述本公开的示例性实施例。贯穿附图，相似的附图标记可以指相似的元件。
31.图1为示出根据本公开的示例性实施例的非易失性存储器件100的图。
32.参考图1，非易失性存储器件100可以包括存储单元阵列110、行译码器120、页面缓冲电路130、电压发生器140和控制逻辑150。在一些实施例中，非易失性存储器件100还可以包括存储器接口电路。在一些实施例中，非易失性存储器件100还可以包括列逻辑、预译码器、温度传感器、命令译码器、地址译码器等。
33.存储单元阵列110可以通过字线wl或选择线ssl和gsl连接到行译码器120。存储单元阵列110可以通过位线bl连接到页面缓冲电路130。存储单元阵列110可以包括多个单元串。每一个单元串的沟道可以在竖直或水平方向上形成。每一个单元串可以包括多个存储单元。多个存储单元可以由通过位线bl或字线wl提供的电压被编程、擦除或读取。
34.通常，以页面为单位执行编程操作，并且以块为单位执行擦除操作。在示例中，存储单元阵列110可以包括三维(3d)存储单元阵列。3d存储阵列以存储单元的阵列的一个或更多个物理级单片地(monolithically)形成，存储单元的阵列具有设置在硅衬底之上的有源区以及与这些存储单元的操作相关联的电路系统，无论这种相关联电路系统是在这种衬底之上还是之内。术语“单片”是指阵列的每一个级的层直接沉积在阵列的每一个下级的层上。在本公开的示例性实施例中，3d存储阵列包括垂直nand串，垂直nand串垂直地取向使得至少一个存储单元定位在另一存储单元之上。至少一个存储单元可以包括电荷陷阱层。通过引用被并入于此的下述专利文献描述了用于三维存储阵列的合适配置，其中，三维存储阵列被配置为多个级，各级之间共享字线和/或位线：美国专利no.7,679,133、no.8,553,466、no.8,654,587、no.8,559,235以及美国专利公布no.2011/0233648。
35.在示例中，存储单元阵列110可以包括二维存储单元阵列，并且二维存储单元阵列可以包括在行方向和列方向上布置的多个nand串。
36.行译码器120可以被实施为响应于行地址x-add选择存储单元阵列110的存储块blk1至blkz(z为2或更大的整数)中的一个存储块。行译码器120可以选择响应于行地址x-add被选择的存储块的字线中的一条字线。行译码器120可以向选择的存储块的字线传输对
应于操作模式的字线电压vwl。当执行编程操作时，行译码器120可以向选择的字线施加编程电压和验证电压，并且向未选择的字线施加通过电压。当执行读取操作时，行译码器120可以向选择的字线施加读取电压，并且向未选择的字线施加读取通过电压。
37.页面缓冲电路130可以包括多个页面缓冲器pb1至pbn(n为2或更大的整数)。多个页面缓冲器pb1至pbn可以通过相应的位线bl分别连接到存储单元。页面缓冲电路130可以响应于列地址y-add选择至少一条位线bl。页面缓冲电路130可以根据操作模式用作写入驱动器或读出放大器。例如，当执行编程操作时，页面缓冲电路130可以向选择的位线施加与要被编程的数据相对应的位线电压。当执行读取操作时，页面缓冲电路130可以感测选择的位线的电流或电压以感测存储单元中存储的数据。
38.多个页面缓冲器pb1至pbn中的每一个页面缓冲器可以在控制逻辑150的控制下执行至少一个感测操作以识别选择的存储单元中存储的一条数据的状态。另外，多个页面缓冲器pb1至pbn中的每一个页面缓冲器可以在控制逻辑150的控制下存储通过多个感测操作感测的数据并且随后选择一条数据。即，多个页面缓冲器pb1至pbn中的每一个页面缓冲器可以执行多个感测操作以识别一条数据的状态。另外，多个页面缓冲器pb1至pbn中的每一个页面缓冲器可以在控制逻辑150的控制下选择或输出多条感测的数据之中的一条最优数据。
39.输入/输出缓冲电路向页面缓冲电路130提供从非易失性存储器件100的外部提供的一条数据。输入/输出缓冲电路可以向控制逻辑150提供从非易失性存储器件100的外部提供的命令cmd。输入/输出缓冲电路可以向控制逻辑150或行译码器120提供从非易失性存储器件100的外部提供的地址add。另外，输入/输出缓冲电路可以向非易失性存储器件100的外部输出由页面缓冲电路130感测和锁存的一条数据。在示例中，输入/输出缓冲电路可以包括在内部执行纠错功能的纠错电路。
40.电压发生器140可以被实施为生成在控制逻辑150的控制下将要被施加到各条字线的各种类型的字线电压以及将要被供应到形成有存储单元的体区域(例如，阱区域)的阱电压。施加到各条字线的字线电压可以包括例如编程电压、通过电压、读取电压、读取通过电压等。
41.控制逻辑150可以被实施为执行非易失性存储器件100中的各种操作的整体控制。控制逻辑150可以响应于命令cmd和/或地址add从存储器接口电路输出各种控制信号。例如，控制逻辑150可以输出电压控制信号ctrl_vol、行地址x-add和列地址y-add。
42.另外，控制逻辑150可以包括数据恢复读取调度器155。控制逻辑150可以使用数据恢复读取调度器155执行数据恢复读取操作。
43.数据恢复读取调度器155可以读取连接到与根据地址add选择的字线相邻的字线的至少一个干扰源组的信息，并且基于干扰源组的读取信息为连接到选择的字线的存储单元执行恢复读取操作。例如，数据恢复读取调度器155可以在第一锁存器中存储连接到相邻字线的多个干扰源组中的一个干扰源组的信息，在第二锁存器中存储通过更新直至当前时间点感测到的干扰源组的信息而获得的数据，在第三锁存器中存储连接到选择的字线的存储单元的数据，并且使用第一锁存器中存储的数据和第三锁存器中存储的数据在第四锁存器中存储对应于干扰源组的读取数据。数据恢复读取调度器155可以使用三个锁存器在增加干扰源组的数目的同时执行数据恢复读取操作。
44.控制逻辑150可以使用正常读取调度器和数据恢复读取调度器155中的一者执行读取操作。
45.控制逻辑150还可以包括单元计数器，单元计数器根据由页面缓冲电路130感测的数据对与特定阈值电压范围相对应的存储单元进行计数。例如，单元计数器可以通过处理由多个页面缓冲器pb1至pbn中的每一个页面缓冲器感测的数据，对具有特定阈值电压范围中的阈值电压的存储单元的数目进行计数。
46.根据比较示例，非易失性存储器件考虑到对选择的字线的编程干扰而恢复数据，编程干扰在相邻字线被编程时出现。取决于每一条相邻字线的编程状态，在执行数据恢复读取操作时使用不同读取电平执行恢复。然而，在与相邻字线相对应的干扰源组的信息增加的情况下，在比较示例中需要额外的存储锁存器，这导致比较示例中页面缓冲器的尺寸增加。
47.与比较示例相比，根据本公开的示例性实施例的非易失性存储器件100可以执行如下数据恢复读取操作：该数据恢复读取操作通过适当地操作页面缓冲器pb1至pbn的各个锁存器能够不受限地增加相邻字线的干扰源组的数目而不需要额外的锁存器。
48.图2a为示出根据本公开的示例性实施例的存储块的视图。
49.参考图2a，存储块blki(i为正整数)在垂直于衬底sub的上表面的第三方向上形成。衬底sub可以在第一方向和第二方向上延伸。n+掺杂区域可以形成在衬底sub中。
50.图2a中示出的存储块blki的配置可以应用到图1的存储块blk1至blkz中的任何一者。
51.栅电极层和绝缘层可以交替地沉积在衬底sub上。信息存储层可以形成在栅电极层和绝缘层之间。v形的柱可以通过竖直地图案化栅电极层和绝缘层而形成。柱可以穿透栅电极层和绝缘层并且可以连接到衬底sub。柱的内部可以是填充介电图案并且可以由诸如例如氧化硅的绝缘材料形成。柱的外部可以是竖直有源图案，并且可以被实施为沟道半导体。
52.存储块blki的栅电极层可以连接到接地选择线gsl、多条字线wl1至wl8和串选择线ssl。另外，存储块blki的柱可以连接到位线bl1至bl6之中的多条位线bl1至bl3。尽管图2a示出一个存储块blki包括两条选择线gsl和ssl、八条字线wl1至wl8以及三条位线bl1至bl3的实施例，但是本公开的示例性实施例不限于此。
53.图2b为示出根据本公开的示例性实施例的存储块的视图。
54.参考图2b，为了便于解释而示出存储块blki的字线的层的数目为四的情形。然而，本公开的示例性实施例不限于此。
55.图2b中示出的存储块blki的配置可以应用到图1的存储块blk1至blkz中的任何一者。图3为示出根据本公开的示例性实施例的存储块blki的电路图。存储块blki中包括的多个nand存储串可以垂直于衬底而形成。
56.图3中示出的存储块blki的配置可以应用到图1的存储块blk1至blkz中的任何一者。
57.参考图2b和图3，多个nand存储串ns11至ns33可以被包括在根据示例性实施例的存储块blki中。每一个串可以包括串联连接的存储单元mc1至mc8。存储单元mc1至mc8的第一上端连接到串选择晶体管sst，存储单元mc1至mc8的第二上端连接到接地选择晶体管
gst，并且存储单元mc1至mc8的下端可以连接到管道(pipe)。nand存储串中包括的存储单元可以通过堆叠在多个半导体层上而形成。每一个nand存储串可以包括第一柱pl11、第二柱pl12以及连接第一柱pl11和第二柱pl12的柱连接部pl13。第一柱pl11可以连接到位线(例如，bl1)和柱连接部pl13，并且可以穿透串选择线ssl和字线wl5至wl8。第二柱pl12可以连接到公共源极线csl和柱连接部pl13，并且可以穿透接地选择线gsl和字线wl1至wl4。如图2b中所示，nand存储串可以被实施为具有u形的柱形状。
58.在示例中，背栅(back gate)bg形成在衬底上，并且柱连接部pl13可以被实施在背栅bg内部。在示例中，背栅bg可以共同存在于存储块blki中。背栅bg可以与另一块的背栅分隔开。
59.参考图3，存储块blki可以包括连接在位线bl1至bl3和公共源极线csl之间的多个nand存储串ns11至ns33。多个nand存储串ns11至ns33中的每一个nand存储串可以包括串选择晶体管sst、多个存储单元mc1至mc8以及接地选择晶体管gst。图3示出多个nand存储串ns11至ns33中的每一个nand存储串包括八个存储单元mc1至mc8的情形，但是每一个nand存储串中包括的存储单元的数目不限于此。
60.串选择晶体管sst可以连接到相应的串选择线ssl1、ssl2或ssl3。多个存储单元mc1至mc8可以分别连接到相应的栅极线gtl1至gtl8。栅极线gtl1至gtl8可以对应于字线，并且栅极线gtl1至gtl8中的一些栅极线可以对应于虚设字线。接地选择晶体管gst可以连接到相应的接地选择线gsl1、gsl2或gsl3。串选择晶体管sst可以连接到相应的位线bl1、bl2或bl3，并且接地选择晶体管gst可以连接到公共源极线csl。
61.在相同高度处的字线(例如，wl1)共同被连接，并且接地选择线gsl、gsl2和gsl3与串选择线ssl1、ssl2和ssl3可以彼此分隔开。图3示出存储块blki连接到八条栅极线gtl1至gtl8和三条位线bl1至bl3的情形，但是栅极线的数目和位线的数目不限于此。
62.图4为示出根据本公开的示例性实施例的页面缓冲器pbi(i为正整数)的图。
63.图4中示出的页面缓冲器pbi的配置可以应用到图1的页面缓冲器pb1至pbn中的任何一者。
64.如图4中所示，页面缓冲器pbi可以通过位线bl连接到单元串。当执行编程操作时，页面缓冲器pbi可以设置位线bl或者对位线bl进行预充电。当执行读取操作时，页面缓冲器pbi可以对位线bl进行预充电并且感测选择的存储单元是开启还是关闭。页面缓冲器pbi可以包括用于向位线bl供应电源电压vdd的晶体管。页面缓冲器pbi可以包括接地gnd的晶体管。另外，页面缓冲器pbi可以从控制逻辑150接收用于控制晶体管的控制信号blslt、blshf、shld和load。位线bl可以响应于这种控制信号blslt、blshf、shld和load被预充电和被演变(developed)。另外，与位线bl相对应的感测节点so的数据可以响应于切换信号sen、dl1、dl2、dl3和dump被锁存。
65.连接到位线bl的页面缓冲器pbi如图3中所示可以连接到nand单元串的存储单元。页面缓冲器pbi可以包括连接到位线bl的感测节点so。另外，页面缓冲器pbi可以包括各自连接到感测节点so的多个锁存器s、m、l、f和c。在示例中，当执行数据恢复读取操作时，锁存器s(第三锁存器)可以存储使用用于干扰源组的读取电平读取的读取数据，锁存器m(第一锁存器)可以存储对应于当前干扰源组的信息，锁存器l(第二锁存器)可以存储用于干扰源信息的更新数据，并且锁存器c(第四锁存器)可以存储要被输出到输入/输出缓冲器的最终
读取数据。
66.尽管图4中示出的页面缓冲器pbi包括五个锁存器，但是根据本公开的示例性实施例的锁存器的数目不限于此。如上所述，根据本公开的示例性实施例的页面缓冲器pbi的锁存器的数目可以为至少三个。
67.当执行数据恢复读取操作时，页面缓冲器pbi可以将多个感测结果存储在三个锁存器s、m和l中。例如，页面缓冲器pbi可以将与相邻字线相对应的第一干扰源组的信息存储在锁存器m中，可以将通过更新直至当前时间点感测到的与相邻字线相对应的干扰源组的信息而获得的数据存储在锁存器l中，并且可以将与选择的字线相对应的存储单元的数据存储在锁存器s中。对于如上所述的锁存操作，切换信号sen、dl1、dl2、dl3和dump可以由控制逻辑150控制。
68.图5a和图5b为示出在根据比较示例的普通非易失性存储器件中，在执行应用两个干扰源组的数据恢复读取操作时的锁存操作的图。
69.如图5a中所示，用于相邻字线的第一干扰源组的信息存储在锁存器m中，并且用于相邻字线的第二干扰源组的信息可以存储在锁存器l中。如图5b中所示，需要存储用于选择的字线的三个读取电平的感测数据，但是存储空间不足。因而，根据比较示例，除了现有锁存器之外，每一个页面缓冲器需要额外的锁存器以执行应用两个干扰源组的数据恢复读取操作。这种额外的锁存器导致页面缓冲器的布局尺寸增加。
70.通过基于与选择的字线相邻的至少一条字线的各条数据的编程状态以及非易失性存储器件的操作参数而改变要被施加到选择的字线的恢复读取电平或者改变感测节点的演变时间，从经历与相邻字线的字线耦合的存储单元读取各条数据，由此实现性能改善。
71.图6为示出在根据图5a和图5b的比较示例的普通非易失性存储器件中用于数据恢复读取操作的时序的图。
72.参考图6，连接到相邻字线wln-1的三个组的信息可以被锁存。用于两个干扰源组的读取电平vr_g1和vr_g2的每一者的感测操作被执行，并且感测的数据可以存储在相应的第一锁存器中。可以向选择的字线施加读取通过电压vread。
73.此后，在向相邻字线施加读取通过电压vread状态下，可以对连接到选择的字线的存储单元连续地执行使用读取电平vr的感测操作。这种感测操作的结果可以存储在第二锁存器中。
74.可以使用第一锁存器中存储的数据和第二锁存器中存储的数据执行数据恢复读取操作。在根据比较示例的普通非易失性存储器件中，使用三个组的数据恢复读取操作需要至少六个锁存器。
75.图7a至图7e为示出在根据本公开的示例性实施例的非易失性存储器件100中，应用两个干扰源组的数据恢复读取操作的图。
76.如图7a中所示，结果值可以存储在第一锁存器m中，使用用于识别连接到相邻字线的第二干扰源组的信息的读取电平(即，第一干扰源组和第二干扰源组之间的读取电平)感测到该结果值。即，连接到相邻字线的第二干扰源组的信息可以存储在第一锁存器m中。同时，可以在第二锁存器l中更新第一锁存器m中存储的数据。
77.此后，如图7b中所示，可以使用用于第二干扰源组的读取电平vr_2(第一读取电平)读取连接到选择的字线的存储单元的数据，并且读取数据可以存储在第三锁存器s中。
可以使用第三锁存器s中存储的数据和第一锁存器m中存储的数据在第四锁存器c中更新对应于第二干扰源组的读取数据dout。
78.此后，如图7c中所示，结果值可以存储在第一锁存器m中，使用用于识别连接到相邻字线的第一干扰源组的信息的读取电平(即，非干扰源组和第一干扰源组之间的读取电平)感测到该结果值。即，连接到相邻字线的第一干扰源组的信息可以存储在第一锁存器m中。可以使用在第二锁存器l中更新的数据改变第一锁存器m中存储的数据。即，可以从第一锁存器m删除第二干扰源组的信息。随后，可以在第二锁存器l中更新第二干扰源组的数据。
79.此后，如图7d中所示，可以使用用于第一干扰源组的读取电平vr_1读取连接到选择的字线的存储单元的数据，并且读取数据可以存储在第三锁存器s中。可以使用第三锁存器s中存储的数据和第一锁存器m中存储的数据在第四锁存器c中更新对应于第一干扰源组的读取数据。
80.此后，如图7e中所示，可以使用读取电平vr读取连接到选择的字线的存储单元的数据，并且读取数据可以存储在第三锁存器s中。
81.根据本公开的示例性实施例的非易失性存储器件100可以使用四个锁存器s、m、l和c执行应用两个干扰源组的数据恢复读取操作。
82.图8为示出在根据本公开的示例性实施例的非易失性存储器件100中，用于使用两个干扰源组的数据恢复读取操作的时序的图。
83.参考图8，可以使用干扰源组读取电平vr_ag2对连接到第n-1字线wln-1(相邻字线wl)的存储单元执行感测操作以获得第二干扰源组的信息，并且随后可以使用用于第二干扰源组的读取电平vr_2对连接到第n字线(选择的字线wl)的存储单元执行感测操作。
84.此后，可以使用干扰源组读取电平vr_ag1对连接到第n-1字线wln-1的存储单元执行感测操作以获得第一干扰源组的信息，并且随后可以使用用于第一干扰源组的读取电平vr_1对连接到第n字线的存储单元执行感测操作。
85.随后，可以使用读取电平vr对连接到第n字线的存储单元执行感测操作。
86.在图8中，当执行数据恢复读取操作时，在电平从高电平减小到低电平时获得干扰源组信息。然而，应当理解的是，本公开的示例性实施例不限于此。例如，根据示例性实施例，也可以在电平从低电平增大到高电平时获得干扰源组信息。
87.图9为示出在根据本公开的示例性实施例的非易失性存储器件100中，用于使用两个干扰源组的数据恢复读取操作的时序的图。
88.参考图9，不同于图8中示出的情形，在数据恢复读取操作中，可以在电平从低电平(vr_ag1)增大到高电平(vr_ag2)时获得干扰源组信息。
89.在用于选择的字线的读取操作中，可以执行芯片上谷搜索(on-chip valley search，ovs)感测操作。
90.图10为示出在根据本公开的示例性实施例的非易失性存储器件100中，用于使用两个干扰源组的数据恢复读取操作的时序的图。
91.参考图10，不同于图8中示出的情形，可以通过为连接到选择的字线的存储单元执行ovs感测操作而执行数据恢复读取操作。ovs感测操作可以包括在相同电平vr下与多个演变时间相对应的感测操作。因此，可以执行用于感测数据的多个锁存操作。
92.尽管图7a至图10示出应用两个干扰源组的数据恢复读取操作，但是根据本公开的
示例性实施例的干扰源组的数目不限于此。
93.图11a至图11g为示出在根据本公开的示例性实施例的非易失性存储器件100中，应用三个干扰源组的数据恢复读取操作的图。
94.如图11a中所示，结果值可以存储在第一锁存器m中，使用用于识别连接到相邻字线的第三干扰源组的信息的读取电平(即，第二干扰源组和第三干扰源组之间的读取电平)感测到该结果值。即，连接到相邻字线的第三干扰源组的信息可以存储在第一锁存器m中。同时，可以在第二锁存器l中更新第一锁存器m中存储的数据。
95.此后，如图11b中所示，可以使用用于第三干扰源组的读取电平vr_3读取连接到选择的字线的存储单元的数据，并且读取数据可以存储在第三锁存器s中。可以使用第三锁存器s中存储的数据和第一锁存器m中存储的数据在第四锁存器c中更新对应于第三干扰源组的读取数据。
96.此后，如图11c中所示，结果值可以存储在第一锁存器m中，使用用于识别连接到相邻字线的第二干扰源组的信息的读取电平(即，第一干扰源组和第二干扰源组之间的读取电平)感测到该结果值。即，连接到相邻字线的第二干扰源组的信息可以存储在第一锁存器m中。可以使用在第二锁存器l中更新的数据来改变第一锁存器m中存储的数据。即，可以从第一锁存器m删除第三干扰源组的信息。随后，可以在第二锁存器l中更新第一干扰源组和第二干扰源组的数据。
97.此后，如图11d中所示，可以使用用于第二干扰源组的读取电平vr_2读取连接到选择的字线的存储单元的数据，并且读取数据可以存储在第三锁存器s中。可以使用第三锁存器s中存储的数据和第一锁存器m中存储的数据在第四锁存器c中更新对应于第二干扰源组的读取数据。
98.此后，如图11e中所示，结果值可以存储在第一锁存器m中，使用用于识别连接到相邻字线的第一干扰源组的信息的读取电平(即，非干扰源组和第一干扰源组之间的读取电平)感测到该结果值。即，连接到相邻字线的第一干扰源组的信息可以存储在第一锁存器m中。可以在第二锁存器l中累计使用第一干扰源组和第二干扰源组之间的读取电平感测到的值，并且可以在第一锁存器m中更新使用非干扰源组和第一干扰源组之间的读取电平感测到的值。此后，如图11f中所示，可以使用用于第一干扰源组的读取电平vr_1读取连接到选择的字线的存储单元的数据，并且读取数据可以存储在第三锁存器s中。可以使用第三锁存器s中存储的数据和第一锁存器m中存储的数据在第四锁存器c中更新对应于第一干扰源组的读取数据。
99.此后，如图11g中所示，可以使用读取电平vr读取连接到选择的字线的存储单元的数据，并且读取数据可以存储在第三锁存器s中。
100.根据本公开的示例性实施例，干扰源组分配可以变化。
101.图12a至图12c为示出根据本公开的示例性实施例的干扰源组分配的视图。
102.图12a为示出根据本公开的示例性实施例的用于3位存储单元的干扰源组的图。
103.参考图12a，第一干扰源组ag1可以包括被编程到第六编程状态p6和第七编程状态p7之一的存储单元。第二干扰源组ag2可以包括被编程到第三编程状态p3、第四编程状态p4和第五编程状态p5之一的存储单元。第三干扰源组ag3可以包括被编程到擦除状态e、第一编程状态p1和第二编程状态p2之一的存储单元。
104.应当理解的是，图12a中示出的编程状态和干扰源组之间的关系仅仅是示例。根据本公开的示例性实施例，编程状态和干扰源组之间的关系可以变化。
105.图12b为示出根据本公开的示例性实施例的用于3位存储单元的干扰源组的图。
106.参考图12b，第一干扰源组ag1可以包括被编程到第七编程状态p7的存储单元。第二干扰源组ag2可以包括被编程到第五编程状态p5和第六编程状态p6之一的存储单元。第三干扰源组ag3可以包括被编程到第三编程状态p3和第四编程状态p4之一的存储单元。第四干扰源组ag4可以包括被编程到擦除状态e、第一编程状态p1和第二编程状态p2之一的存储单元。
107.尽管图12a和图12b示出用于3位存储单元的干扰源组，但是应当理解的是，根据本公开的示例性实施例的存储单元不限于3位存储单元。
108.图12c为示出根据本公开的示例性实施例的用于4位存储单元的干扰源组的图。
109.参考图12c，第一干扰源组ag1可以包括被编程到第十三编程状态p13、第十四编程状态p14和第十五编程状态p15之一的存储单元。第二干扰源组ag2可以包括被编程到第十编程状态p10、第十一编程状态p11和第十二编程状态p12之一的存储单元。第三干扰源组ag3可以包括被编程到第七编程状态p7、第八编程状态p8和第九编程状态p9之一的存储单元。第四干扰源组ag4可以包括被编程到第四编程状态p4、第五编程状态p5和第六编程状态p6之一的存储单元。第五干扰源组ag5可以包括被编程到擦除状态e、第一编程状态p1、第二编程状态p2和第三编程状态p3之一的存储单元。
110.图13为示出根据本公开的示例性实施例的非易失性存储器件100的读取方法的流程图。
111.参考图13，在读取方法中，可以接收读取命令(s110)，并且可以确定是否响应于读取命令执行数据恢复读取操作(s120)。在数据恢复读取操作将被执行的情况下，可以如参考图1至图12所描述执行数据恢复读取操作(s130)。另一方面，在数据恢复读取操作将不被执行的情况下，可以执行正常读取操作(s135)。
112.图14为示出根据本公开的示例性实施例的非易失性存储器件100的数据恢复读取方法的流程图。
113.参考图1至图14，可以如下执行数据恢复读取方法。
114.可以读取连接到相邻字线的强干扰源组的第一信息(s210)。可以使用第一信息对连接到选择的字线的存储单元执行针对强干扰源组的第一读取操作(s220)。可以读取连接到相邻字线的弱干扰源组的第二信息(s230)。可以使用第二信息对连接到选择的字线的存储单元执行针对弱干扰源组的第二读取操作(s240)。随后，可以对连接到选择的字线的存储单元执行第三读取操作(s250)。
115.图15为示出根据本公开的示例性实施例的非易失性存储器件100的数据恢复读取方法的流程图。
116.参考图1至图15，可以如下执行数据恢复读取方法。
117.在初始操作中，可以将k设定为m(干扰源组的数目，m为3或更大的整数)(s310)。可以读取连接到相邻字线的第k-1干扰源组的信息。读取数据可以存储在锁存器m中。更新数据可以存储在锁存器l中(s320)。随后，可以对连接到选择的字线的存储单元执行针对第k-1干扰源组的读取操作(s330)。读取数据可以存储在锁存器s中。可以使用锁存器s中存储的
数据和锁存器m中存储的当前干扰源组的数据在高速缓冲锁存器c中更新对应于当前干扰源组的读取数据。接着，可以确定k是否为1(s340)。在k不为1的情况下，可以将k减1(s350)，并且随后可以执行操作s320。另一方面，在k为1的情况下，可以对连接到选择的字线的存储单元执行针对非干扰源组的读取操作(s360)。
118.根据本公开的示例性实施例的相邻字线可以是选择的字线的上字线或下字线。
119.图16为示出根据本公开的示例性实施例的反映存储单元的上干扰源和下干扰源的数据恢复读取操作的概念的图。
120.参考图16，可以获得上干扰源信息和下干扰源信息，并且随后可以基于这种信息执行用于选择的字线的读取操作。可以通过使用第一电平vr_ag_up的感测操作获得上干扰源信息。可以通过使用第二电平vr_ag_dn的感测操作获得下干扰源信息。可以通过反映上干扰源信息/下干扰源信息执行相应的数据恢复读取操作。
121.图17为示出根据本公开的示例性实施例的存储装置10的图。
122.参考图17，存储装置10可以包括至少一个非易失性存储器件(nvm)100和控制器(cntl)200。如图17中所示，非易失性存储器件100可以包括用户数据区域和元数据区域。用户数据区域可以存储用户数据并且可以由参考图1至图3描述的多个存储块实施。元数据区域可以存储用于管理非易失性存储器件100的管理信息，并且可以由参考图2a和图2b描述的至少一个存储块实施。根据示例性实施例，元数据区域可以由与用户数据区域的存储块不同的存储块实施。对应于用户数据区域的存储单元可以存储多位数据，并且对应于元数据区域的存储单元可以存储单一位数据。
123.控制器200可以通过多个通道连接到至少一个非易失性存储器件100。控制器200可以包括处理器、用于人工智能的处理单元212、缓冲存储器220和纠错电路(ecc)230。
124.控制器200还可以包括以硬件、软件或固件形式实施的计时器。计时器可以从控制器200的外部接收关于时间的信息，并且生成/输出当前时间。例如，计时器可以接收系统时钟，并且通过对系统时钟进行计数来生成当前时间。在示例中，计时器可以从控制器200的外部接收时间信息，并且通过对内部时钟进行计数来生成当前时间。内部时钟可以由存储装置10中的振荡器生成。
125.至少一个处理器可以被实施为控制存储装置10的整体操作。处理器可以执行各种管理操作，诸如例如高速缓冲/缓冲管理、固件管理、垃圾收集管理、磨损均衡管理、重复数据删除管理、读取刷新/回收管理、坏块管理、多流管理、主机数据和非易失性存储器的映射的管理、服务质量(qos)管理、系统资源分配管理、非易失性存储器队列管理、读取电压电平管理、擦除/编程管理、热数据/冷数据管理、掉电保护管理、动态热管理、初始化管理以及廉价磁盘冗余阵列(raid)的管理。
126.在示例性实施例中，用于人工智能的处理单元212可以被实施为增加非易失性存储器件100的数据可靠性。例如，处理单元212可以确定用于多个干扰源组的数据恢复读取操作是否将被执行并且请求非易失性存储器件100如参考图1至图16所描述执行数据恢复读取操作。
127.图18为示出根据本公开的示例性实施例的存储装置10的操作的梯形图。
128.参考图18，存储装置10可以执行可以增加可靠性的下述操作。
129.控制器(cntl)200可以向非易失性存储器件(nvm)100发送状态读取请求(s11)。非
易失性存储器件100可以响应于状态读取请求生成状态信息，并且向控制器200发送所生成的状态信息(s12)。控制器200可以基于状态信息确定数据可靠性是否能够被改善(s13)。在确定数据可靠性能够增加的情况下，控制器200可以向非易失性存储器件100发送数据恢复读取请求(s14)。非易失性存储器件100可以响应于数据恢复读取请求执行参考图1至图16所描述的数据恢复读取操作(s15)。非易失性存储器件100可以向控制器200发送通过执行数据恢复读取操作而读取的数据(s16)。控制器200可以将发送的数据编程在新块中。
130.根据本公开的示例性实施例的非易失性存储器件可以以芯片到芯片(c2c)结构实施。
131.图19为示出根据本公开的示例性实施例的以c2c结构实施的非易失性存储器件1000的图。
132.参考图19，c2c结构可以指这样的结构：包括单元区域cell的上芯片形成在第一晶片上，包括外围电路区域peri的下芯片形成在不同于第一晶片的第二晶片上，并且上芯片和下芯片通过接合方法彼此连接。例如，接合方法可以是形成在上芯片的最上金属层中的接合金属和形成在下芯片的最上金属层中的接合金属被彼此电连接的方法。在示例中，在接合金属由铜(cu)形成的情况下，接合方法可以是cu到cu接合方法。在示例中，接合金属可以由铝(al)或钨(w)形成。
133.非易失性存储器件1000的外围电路区域peri和单元区域cell中的每一者可以包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
134.外围电路区域peri可以包括第一衬底1210、层间绝缘层1215、形成在第一衬底1210上的多个电路元件1220a至1220c、分别连接到多个电路元件1220a至1220c的第一金属层1230a至1230c以及分别形成在第一金属层1230a至1230c上的第二金属层1240a至1240c。在示例中，第一金属层1230a至1230c可以由具有相对高比电阻(specific resistance)的钨形成。在示例中，第二金属层1240a至1240c可以由具有相对低比电阻的铜形成。
135.尽管图19示出第一金属层1230a至1230c以及第二金属层1240a至1240c，但是本公开的示例性实施例不限于此。例如，根据示例性实施例，一个或更多个金属层还可以形成在第二金属层1240a至1240c上。形成在第二金属层1240a至1240c上的一个或更多个金属层中的至少一些金属层可以由具有与用于形成第二金属层1240a至1240c的铜的比电阻不同的比电阻的铝等形成。
136.在示例中，层间绝缘层1215可以设置在第一衬底1210上从而覆盖多个电路元件1220a至1220c、第一金属层1230a至1230c以及第二金属层1240a至1240c。在示例中，层间绝缘层1215可以由诸如例如氧化硅或氮化硅的绝缘材料形成。
137.下接合金属1271b和1272b可以形成在字线接合区域wlba的第二金属层1240b上。在字线接合区域wlba中，外围电路区域peri的下接合金属1271b和1272b可以电连接到单元区域cell的上接合金属1371b和1372b。在示例中，下接合金属1271b和1272b以及上接合金属1371b和1372b可以由例如铝、铜、钨等形成。单元区域cell的上接合金属1371b和1372b可以被称为第一金属焊盘，并且下接合金属1271b和1272b可以被称为第二金属焊盘。
138.单元区域cell可以包括至少一个存储块。在示例中，单元区域cell可以包括第二衬底1310和公共源极线1320。多条字线1331至1338(统称为1330)可以在垂直于第二衬底1310的上表面的方向(z轴方向)上堆叠在第二衬底1310上。在示例中，串选择线和接地选择
线可以分别设置在字线1330的上侧和下侧上。在示例中，多条字线1330可以设置在串选择线和接地选择线之间。
139.在位线接合区域blba中，沟道结构ch可以在垂直于第二衬底1310的上表面的方向(z轴方向)上延伸，并且穿透字线1330、串选择线和接地选择线。沟道结构ch可以包括例如数据存储层、沟道层、嵌入绝缘层等，并且沟道层可以电连接到第一金属层1350c和第二金属层1360c。例如，第一金属层1350c可以是位线接触，并且第二金属层1360c可以是位线。在示例中，位线1360c可以沿着平行于第二衬底1310的上表面的第一方向(y轴方向)延伸。
140.如图19中所示，设置有沟道结构ch、位线1360c等的区域可以被定义为位线接合区域blba。在示例中，在位线接合区域blba中，位线1360c可以电连接到在外围电路区域peri中提供页面缓冲器1393的电路元件1220c。例如，位线1360c可以连接到上接合金属1371c和1372c。上接合金属1371c和1372c可以连接到下接合金属1271c和1272c，下接合金属1271c和1272c连接到页面缓冲器1393的电路元件1220c。在字线接合区域wlba中，字线1330可以沿着垂直于第一方向并且平行于第二衬底1310的上表面的第二方向(x轴方向)延伸。在示例中，在字线接合区域wlba中，字线1330可以连接到多个单元接触插塞1341至1347(统称为1340)。例如，字线1330和单元接触插塞1340可以在焊盘处彼此连接，字线1330中的至少一些字线沿着第二方向以不同长度延伸时提供该焊盘。在示例中，第一金属层1350b和第二金属层1360b可以依次连接到与字线1330连接的每一个单元接触插塞1340的上部。在示例中，在字线接合区域wlba中，单元接触插塞1340可以通过单元区域cell的上接合金属1371b和1372b以及外围电路区域peri的下接合金属1271b和1272b连接到外围电路区域peri。
141.在示例中，单元接触插塞1340可以电连接到在外围电路区域peri中提供行译码器1394的电路元件1220b。在示例中，提供行译码器1394的电路元件1220b的工作电压可以不同于提供页面缓冲器1393的电路元件1220c的工作电压。例如，提供页面缓冲器1393的电路元件1220c的工作电压可以高于提供行译码器1394的电路元件1220b的工作电压。
142.公共源极线接触插塞1380可以设置在外部焊盘接合区域pa中。在示例中，公共源极线接触插塞1380可以由诸如金属、金属化合物或多晶硅的导电材料形成。公共源极线接触插塞1380可以电连接到公共源极线1320。第一金属层1350a和第二金属层1360a可以依次堆叠在公共源极线接触插塞1380上。例如，设置有公共源极线接触插塞1380、第一金属层1350a和第二金属层1360a的区域可以被定义为外部焊盘接合区域pa。第二金属层1360a可以电连接到上金属通路1371a。上金属通路1371a可以电连接到上金属图案1372a。
143.输入/输出焊盘1205和1305可以设置在外部焊盘接合区域pa中。参考图19，覆盖第一衬底1210的下表面的下绝缘层1201可以形成在第一衬底1210的下侧上。另外，第一输入/输出焊盘1205可以形成在下绝缘层1201上。在示例中，第一输入/输出焊盘1205可以通过第一输入/输出接触插塞1203连接到设置在外围电路区域peri中的多个电路元件1220a至1220c中的至少一个电路元件。在示例中，第一输入/输出焊盘1205可以通过下绝缘层1201与第一衬底1210分隔开。另外，侧绝缘层可以设置在第一输入/输出接触插塞1203和第一衬底1210之间，由此将第一输入/输出接触插塞1203和第一衬底1210彼此电隔离。
144.参考图19，覆盖第二衬底1310的上表面的上绝缘层1301可以形成在第二衬底1310的上侧上。另外，第二输入/输出焊盘1305可以形成在上绝缘层1301上。在示例中，第二输入/输出焊盘1305可以通过第二输入/输出接触插塞1303、下金属图案1272a和下金属通路
1271a连接到设置在外围电路区域peri中的多个电路元件1220a至1220c中的至少一个电路元件。
145.在示例中，第二衬底1310、公共源极线1320等可以设置在与设置有第二输入/输出接触插塞1303的区域不同的区域中。另外，在示例性实施例中，第二输入/输出焊盘1305在第三方向(z轴方向)上与字线1330不交叠。参考图19，第二输入/输出接触插塞1303可以在平行于第二衬底1310的上表面的方向上与第二衬底1310分隔开。另外，第二输入/输出接触插塞1303可以穿透单元区域cell的层间绝缘层1315并且可以连接到第二输入/输出焊盘1305。在示例中，第二输入/输出焊盘1305可以电连接到电路元件1220a。
146.在示例中，第一输入/输出焊盘1205和第二输入/输出焊盘1305可以选择性地形成。例如，非易失性存储器件1000可以仅仅包括设置在第一衬底1210上的第一输入/输出焊盘1205，或者仅仅包括设置在第二衬底1310上的第二输入/输出焊盘1305。在示例中，非易失性存储器件1000可以包括第一输入/输出焊盘1205和第二输入/输出焊盘1305二者。
147.最上金属层的金属图案可以作为单元区域cell和外围电路区域peri中的每一者中包括的外部焊盘接合区域pa和位线接合区域blba中的每一者中的虚设图案而存在，或者最上金属层可以是空的。
148.在根据本公开的示例性实施例的非易失性存储器件1000中，在外部焊盘接合区域pa中，具有与单元区域cell的上金属图案1372a的形状相同的形状的下金属图案1273a可以形成在外围电路区域peri的最上金属层中从而对应于形成在单元区域cell的最上金属层中的上金属图案1372a。在示例性实施例中，形成在外围电路区域peri的最上金属层中的下金属图案1273a不连接到在外围电路区域peri中的单独接触。类似地，在外部焊盘接合区域pa中，具有与外围电路区域peri的下金属图案的形状相同的形状的上金属图案可以形成在单元区域cell的最上金属层中从而对应于形成在外围电路区域peri的最上金属层中的下金属图案。
149.在根据本公开的示例性实施例的数据恢复读取方法中，不同于比较示例，即使当干扰源组的数目增加时，也可以在不需要额外的存储空间的情况下执行数据恢复读取操作。比较示例可以使用干扰源组的信息被一次全部地读取并且随后存储在锁存器中的方法。在这种情况下，需要的存储锁存器的数目与干扰源组的数目的增加成比例地增加。相比之下，在根据本公开的示例性实施例的数据恢复读取方法中，一个干扰源组的信息可以被分割并被存储，并且随后仅仅相应的干扰源组的数据可以被恢复并且被传输到锁存器c，而不是一次全部地读取干扰源组的信息。另外，可以对其余干扰源组重复地执行上述过程。如上所述，由于不一次全部地对干扰源组执行数据恢复，而是重复地并且分割地对每一个干扰源组执行数据恢复，所以在示例性实施例中，即使当干扰源组的数目增加时，也可以在不需要额外的存储空间的情况下执行数据恢复读取操作。
150.在根据本公开的示例性实施例的非易失性存储器件的数据恢复读取操作中，读取第二干扰源组的信息并且将其存储在当前干扰源锁存器m中，在更新干扰源锁存器l中更新第二干扰源组的信息，执行针对第二干扰源组的数据恢复读取操作，使用通过执行针对第二干扰源组的数据恢复读取操作而获得的读取数据以及当前干扰源信息在高速缓冲锁存器c中更新对应于第二干扰源组的读取数据，读取第一干扰源组的信息并且将其存储在干扰源锁存器m中，使用更新干扰源锁存器l中存储的数据在干扰源锁存器m中改变第二干扰
源信息，在更新干扰源锁存器l中更新第一干扰源组的信息，并且可以执行针对第一干扰源组的数据恢复读取操作。可以重复从与干扰源组的数目相同次数地更新高速缓冲锁存器c到执行用于第一干扰源组的数据恢复读取操作的过程。
151.如上所述，根据本公开的示例性实施例，在非易失性存储器件、包括其的存储装置以及其读取方法中，通过对每一个干扰源组重复地执行读取干扰源组信息以及使用读取干扰源组信息恢复相应的读取数据的过程，可以在不增加锁存器的情况下执行数据恢复读取操作。
152.根据本公开的示例性实施例，在非易失性存储器件、包括其的存储装置以及其读取方法中，通过执行数据恢复读取操作可以增加数据可靠性。
153.如本公开的领域中的传统那样，就功能块、单元和/或模块而言描述并且在附图中示出了示例性实施例。本领域技术人员将理解的是，这些块、单元和/或模块由诸如逻辑电路、分立组件、微处理器、硬连线电路、存储元件、布线连接等的电子(或者光学)电路物理地实施，电子(或者光学)电路可以使用基于半导体的制作技术或其它制造技术形成。在块、单元和/或模块由微处理器或类似物实施的情况下，它们可以使用软件(例如，微代码)编程以执行在本文中讨论的各种功能并且可以可选地由固件和/或软件驱动。或者，每一个块、单元和/或模块可以由专用硬件实施，或者由执行一些功能的专用硬件和执行其它功能的处理器(例如，一个或更多个被编程的微处理器和相关联的电路系统)的组合实施。
154.尽管已经参考本公开的示例性实施例示出和描述了本公开，但是本领域普通技术人员将理解的是，可以在不背离由所附权利要求限定的本公开的精神和范围的情况下对本公开进行形式和细节上的各种改变。

技术特征：

1.一种非易失性存储器件的读取方法，所述读取方法包括：当向根据地址选择的字线施加读取通过电压时，向与所选择的字线相邻的至少一条字线施加第一干扰源组读取电平；从连接到所述至少一条字线的存储单元获得第一干扰源组信息；第一次向所述至少一条字线施加所述读取通过电压；向所选择的字线施加第一读取电平；执行针对第一干扰源组的第一读取操作；当向所选择的字线施加所述读取通过电压时，向所述至少一条字线施加第二干扰源组读取电平；从连接到所述至少一条字线的所述存储单元获得第二干扰源组信息；第二次向所述至少一条字线施加所述读取通过电压；向所选择的字线施加第二读取电平；执行针对第二干扰源组的第二读取操作；第三次向所述至少一条字线施加所述读取通过电压；向所选择的字线施加第三读取电平；以及执行第三读取操作。2.根据权利要求1所述的读取方法，其中，所述第一干扰源组读取电平高于所述第二干扰源组读取电平。3.根据权利要求2所述的读取方法，其中，所述第一读取电平高于所述第二读取电平。4.根据权利要求1所述的读取方法，其中，所述第一干扰源组读取电平低于所述第二干扰源组读取电平。5.根据权利要求4所述的读取方法，其中，所述第一读取电平低于所述第二读取电平，并且所述第二读取电平高于所述第三读取电平。6.根据权利要求1所述的读取方法，其中，获得所述第一干扰源组信息包括：将所述第一干扰源组信息存储在第一锁存器中；以及在第二锁存器中更新存储在所述第一锁存器中的数据。7.根据权利要求6所述的读取方法，其中，执行所述第一读取操作包括：将所述第一读取操作的感测结果存储在第三锁存器中；以及使用存储在所述第一锁存器中的数据和存储在所述第三锁存器中的数据，在第四锁存器中更新对应于所述第一干扰源组的读取数据。8.根据权利要求7所述的读取方法，其中，获得所述第二干扰源组信息包括：将所述第二干扰源组信息存储在所述第一锁存器中；使用存储在所述第二锁存器中的数据从所述第一锁存器删除所述第一干扰源组信息；以及在所述第二锁存器中更新存储在所述第一锁存器中的数据。9.根据权利要求8所述的读取方法，其中，执行所述第二读取操作包括：将所述第二读取操作的感测结果存储在所述第三锁存器中；以及使用存储在所述第一锁存器中的数据和存储在所述第三锁存器中的数据，在所述第四锁存器中更新对应于所述第二干扰源组的读取数据。
10.根据权利要求1所述的读取方法，其中，所述存储单元为存储3位数据的第一存储单元，所述第一干扰源组包括被编程到第六编程状态和第七编程状态之一的第二存储单元，并且所述第二干扰源组包括被编程到第三编程状态、第四编程状态和第五编程状态之一的第三存储单元。11.一种存储装置，所述存储装置包括：至少一个非易失性存储器件；以及控制器，所述控制器被配置为控制所述至少一个非易失性存储器件，其中，所述至少一个非易失性存储器件被配置为：从所述控制器接收读取命令和地址，以及响应于所述读取命令执行数据恢复读取操作，并且其中，所述控制器进一步被配置为：在所述数据恢复读取操作中，对多个干扰源组中的每一个干扰源组重复地执行从连接到与根据所述地址选择的字线相邻的字线的存储单元获得干扰源组信息的操作以及恢复与所获得的干扰源组信息相对应的数据的操作。12.根据权利要求11所述的存储装置，其中，所述至少一个非易失性存储器件包括：第一锁存器，所述第一锁存器存储所述数据恢复读取操作中的所述干扰源组信息；第二锁存器，所述第二锁存器存储更新的所述干扰源组信息；第三锁存器，所述第三锁存器存储从连接到所选择的字线的存储单元感测到的结果；以及第四锁存器，所述第四锁存器使用存储在所述第一锁存器中的数据和存储在所述第三锁存器中的数据存储对应于干扰源组的数据。13.根据权利要求12所述的存储装置，其中，所述控制器进一步被配置为：在所述数据恢复读取操作中，获得下一个干扰源组信息，将通过使用所述下一个干扰源组信息执行读取操作而获得的感测结果值存储在所述第一锁存器中，以及随后使用存储在所述第二锁存器中的数据从所述第一锁存器删除前一个干扰源组信息。14.根据权利要求11所述的存储装置，其中，所述数据恢复读取操作包括芯片上谷搜索操作。15.根据权利要求11所述的存储装置，其中，所述控制器向所述至少一个非易失性存储器件发送数据恢复读取请求。16.一种非易失性存储器件，所述非易失性存储器件包括：存储单元区域，所述存储单元区域包括第一金属焊盘；外围电路区域，所述外围电路区域包括第二金属焊盘并且通过所述第二金属焊盘竖直地连接到所述第一金属焊盘；存储单元阵列，所述存储单元阵列位于所述存储单元区域中并且包括多个存储块，所述多个存储块各自包括连接到多条字线和多条位线的多个存储单元；行译码器，所述行译码器位于所述外围电路区域中并且被配置为选择所述多条字线中的一条字线；页面缓冲电路，所述页面缓冲电路位于所述外围电路区域中并且包括连接到所述多条位线的多个页面缓冲器；以及
控制逻辑，所述控制逻辑位于所述外围电路区域中并且包括数据恢复读取调度器电路，所述数据恢复读取调度器电路被配置为：通过经由控制引脚接收命令锁存器使能信号、地址锁存器使能信号、芯片使能信号、写入使能信号、读取使能信号和数据选通信号并且根据所述命令锁存器使能信号和所述地址锁存器使能信号在所述写入使能信号的边缘锁存命令或地址，而执行数据恢复读取操作，其中，所述数据恢复读取调度器电路进一步被配置为：在所述数据恢复读取操作中，对多个干扰源组重复地执行从连接到与根据所述地址选择的字线相邻的字线的存储单元获得干扰源组信息的操作以及恢复与所获得的干扰源组信息相对应的数据的操作。17.根据权利要求16所述的非易失性存储器件，其中，所述数据恢复读取调度器电路进一步被配置为：从连接到与根据所述地址选择的字线相邻的至少一条相邻字线的存储单元读取第一干扰源组的第一信息，对连接到所选择的字线的存储单元执行针对所述第一干扰源组的第一读取操作，从连接到所述至少一条相邻字线的存储单元读取第二干扰源组的第二信息，对连接到所选择的字线的存储单元执行针对所述第二干扰源组的第二读取操作，以及对连接到所选择的字线的存储单元执行第三读取操作。18.根据权利要求17所述的非易失性存储器件，其中，所述至少一条相邻字线包括与所选择的字线相邻的上字线或下字线。19.根据权利要求17所述的非易失性存储器件，其中，所述数据恢复读取调度器电路进一步被配置为：当从连接到所述至少一条相邻字线的存储单元读取所述第一信息和所述第二信息时，向所选择的字线施加读取通过电压。20.根据权利要求16所述的非易失性存储器件，其中，所述数据恢复读取调度器电路进一步被配置为：在所述数据恢复读取操作中，恢复与所述多个干扰源组中的相应干扰源组相对应的数据，以及向用于向输入/输出缓冲器输出所恢复的数据的高速缓冲锁存器发送所恢复的数据。

技术总结

本申请提供了非易失性存储器件、包括其的存储装置以及其读取方法。所述非易失性存储器件从控制器接收读取命令和地址，并且响应于所述读取命令执行数据恢复读取操作。在所述数据恢复读取操作中，对多个干扰源组中的每一个干扰源组重复地执行从连接到与根据所述地址选择的字线相邻的字线的存储单元获得干扰源组信息的操作以及恢复与连接到根据所述地址选择的字线的存储单元中的所获得的干扰源组信息相对应的数据的操作。息相对应的数据的操作。息相对应的数据的操作。