半导体器件、存算芯片、集成电路产品及操作方法

1.本发明涉及半导体器件技术领域，具体地涉及一种半导体器件、一种半导体器件的操作方法、一种存算芯片和一种集成电路产品。

背景技术：

2.随着大数据中心、物联网、新能源汽车与人工智能等领域芯片的应用和芯片技术的蓬勃发展，产生了海量非结构化数据，伴生了对这些数据高效能处理需求的急剧增长。在当前的基于传统的冯诺依曼计算体系架构中，计算器和存储器是分离的，通过数据总线进行数据传输，然而，在物联网、大数据中心与人工智能等芯片应用中，海量数据的传输与处理使得传统冯诺依曼计算体系结构面临带宽与功耗的双重挑战，分别称为“存储墙”与“功耗墙”问题。
[0003]“存算一体”的技术目标是实现在存储阵列内部完成计算，打破“存储墙”与“功耗墙”，有效降低数据搬运的功耗开销，从而实现计算能效指标的数量级提升。因此，实现具有存算一体特点的芯片(存算一体芯片或存算芯片)的技术被业内认为是解决冯诺依曼计算架构瓶颈、缓解器件尺寸微缩压力的后摩尔时代颠覆性技术之一。但是，受限于芯片设计复杂度与制造成本问题以及缺少应用驱动，早期的存算一体技术仅仅停留在研究阶段，并未得到实际应用。目前的存算一体技术是将静态随机存取存储器(static random access memory，sram)和逻辑计算单元集成在一个单元中，但是，sram实际上是作为缓存存储器使用，逻辑计算单元完成实质的运算操作，同时sram的数据存储具有易失性，这种方式的存算一体技术仍旧面临静态功耗的问题。

技术实现要素：

[0004]
本发明的目的是提供一种半导体器件、存算芯片、集成电路产品及操作方法，避免了作为存储元件的半导体器件中数据，需要在逻辑计算单元内部完成运算操作而对半导体器件进行读写操作，进而突破了半导体器件和存算芯片的功耗和芯片面积瓶颈，实现了具备实质运算操作能力的存算芯片。
[0005]
为了实现上述目的，本发明实施例提供一种半导体器件，该半导体器件包括：
[0006]
n个mtj单元，任一mtj单元包括至少两个mtj，n为正整数；
[0007]
控制单元，用于对所述n个mtj单元执行写入操作和读取操作；
[0008]
所述控制单元用于选通地控制所述写入操作的电流，将被运算比特序列写入至m个mtj单元中的mtj，m为运算比特序列的比特数；
[0009]
所述控制单元用于基于所述运算比特序列，选通地控制运算操作的电流，注入所述m个mtj单元中的mtj，以及用于控制流出所述m个mtj单元的电流，注入或流出电流的控制持续时间为锁定值与指定的单位时间的乘积值；
[0010]
所述控制单元用于基于所述m个mtj单元的流出电流的读出值，确定运算结果。
[0011]
具体的，所述m个mtj单元中，各mtj单元中mtj的注入电流的控制持续时间之间，被
锁定为按照2的指数倍增长或下降；
[0012]
所述m个mtj单元的流出电流的控制持续时间之间，被锁定为按照2的指数倍增长或下降。
[0013]
具体的，所述运算结果被表示为在流出所述m个mtj单元的电流的控制持续时间全部结束之后，所述m个mtj单元的流出电流的读出值之和。
[0014]
具体的，所述运算结果是由第一类乘积值之和构成，所述第一类乘积值为所述m个mtj单元中，各mtj单元的单元运算值与各自对应的锁定值的乘积值；
[0015]
所述单元运算值是由第二类乘积值之和构成，所述第二类乘积值为所述m个mtj单元中一个mtj单元中，各mtj的流出电流的读出值与各自对应的锁定值的乘积值。
[0016]
具体的，所述任一mtj单元中全部mtj共享同一个底电极，各个mtj具有独立的顶电极。
[0017]
具体的，所述控制单元包括第一控制晶体管阵列和第二控制晶体管阵列；
[0018]
所述第一控制晶体管阵列中指定的晶体管用于选通地控制所述m个mtj单元的底电极流出的电流，其中，该指定的晶体管的选通时间之间，被锁定为按照2的指数倍增长或下降；
[0019]
所述第二控制晶体管阵列中指定的晶体管用于选通地控制向所述m个mtj单元中指定的mtj的顶电极注入所述运算操作的电流，其中，该指定的晶体管的选通时间之间，被锁定为按照2的指数倍增长或下降。
[0020]
具体的，所述第二控制晶体管阵列中指定的晶体管中有p组晶体管，各组晶体管是否选通均受所述运算比特序列控制，p为所述被运算比特序列的比特数；
[0021]
同一组晶体管具体用于选通地控制向所述m个mtj单元中记录有相同比特值的mtj的顶电极注入所述运算操作的电流，该相同比特值是所述被运算比特序列中同一比特位上的比特值。
[0022]
具体的，所述m个mtj单元中，第j个mtj单元流出的电流的选通时间为2
j-1
t1，j取1至所述运算比特序列的比特数，t1为指定的单位时间；
[0023]
与所述第j个mtj单元对应的锁定值为2
j-1
。
[0024]
具体的，在所述m个mtj单元的任意一个mtj单元中，注入与第i个比特位对应的mtj的电流的选通时间为2
i-1
t2，i取1至所述被运算比特序列的比特数，t2为指定的单位时间，
[0025]
与该mtj对应的锁定值为2
i-1
。
[0026]
具体的，所述第一控制晶体管阵列中第r个晶体管，与所述任一mtj单元中的底电极连接且还与第p条源线连接，用于选通地控制流出所述任一mtj单元的电流，r、p为正整数。
[0027]
具体的，所述第二控制晶体管阵列中第c个晶体管，与所述任一mtj单元中相应mtj的顶电极连接，且还分别与第n条位线和第m条字线连接，用于选通地控制注入该相应mtj的电流，c、n、m为正整数。
[0028]
具体的，该半导体器件是自旋磁存储单元；
[0029]
所述运算操作的电流的值小于所述写入操作的电流的值，所述运算操作的电流的方向与所述读取操作的电流的方向相同。
[0030]
具体的，所述控制单元包括cmos逻辑单元；
[0031]
所述控制单元用于在所述写入操作的第一周期内，对指定的mtj单元中与选择的待写入比特位对应的mtj的顶电极施加第一vcma电压，并通过所述cmos逻辑单元和配置的sot电流，将待写入比特序列中第一类比特值，位对应地写入所述指定的mtj单元中；
[0032]
所述控制单元用于在所述写入操作的第二周期内，对所述指定的mtj单元中与选择的待写入比特位对应的mtj的顶电极施加第二vcma电压，并通过所述cmos逻辑单元和配置的sot电流，将所述待写入比特序列中第二类比特值，位对应地写入所述指定的mtj单元中。
[0033]
具体的，所述cmos逻辑单元包括同或门和与门。
[0034]
具体的，所述控制单元用于在所述读取操作中，对与待读取的比特位对应的mtj的顶电极施加vcma电压，控制配置的sot电流注入该mtj，并确定流出该mtj所在mtj单元的电流的读出值。
[0035]
具体的，所述控制单元用于在所述读取操作中，对指定的mtj单元中与待读取的至少两个比特位对应的mtj的顶电极施加vcma电压，控制配置的sot电流注入该mtj，并确定流出所述指定的mtj单元的电流的读出值，
[0036]
注入电流的控制持续时间在所述至少两个比特位之间呈2的指数倍增长或下降。
[0037]
本发明实施例提供一种半导体器件，该半导体器件包括：
[0038]
控制单元，包括至少3个晶体管，所述至少3个晶体管均形成于衬底；
[0039]
mtj单元，包括至少2个mtj，所述至少2个mtj的结构均为纳米柱结构，所述纳米柱结构分别生长于所述至少3个晶体管中至少2个晶体管的区域；
[0040]
所述至少2个mtj具有同一底电极，且各mtj具有独立的顶电极；
[0041]
所述至少2个mtj的顶电极分别与所述至少2个晶体管连接，所述至少2个mtj的底电极与所述至少3个晶体管中1个晶体管连接。
[0042]
本发明实施例提供一种半导体器件的操作方法，其中所述半导体器件包括n个mtj单元和控制单元，任一mtj单元包括至少两个mtj，n为正整数；所述控制单元用于对所述n个mtj单元执行写入操作和读取操作；该操作方法由所述控制单元执行，该操作方法包括：
[0043]
选通地控制所述写入操作的电流，将被运算比特序列写入至m个mtj单元中的mtj，m为运算比特序列的比特数；
[0044]
基于所述运算比特序列，选通地控制运算操作的电流，注入所述m个mtj单元中的mtj，并控制流出所述m个mtj单元的电流，注入或流出电流的控制持续时间为锁定值与指定的单位时间的乘积值；
[0045]
基于所述m个mtj单元的流出电流的读出值，确定运算结果。
[0046]
再一方面，本发明实施例提供一种存算芯片，该存算芯片包括前述的半导体器件。
[0047]
又一方面，本发明实施例提供一种集成电路产品，该集成电路产品包括：至少一个处理器以及前述的半导体器件，该半导体器件与所述至少一个处理器连接；或者，该集成电路产品包括：前述的存算芯片。
[0048]
本发明中包含磁隧道结(magnetic tunnel junctions，mtj)的mtj单元的半导体器件是非易失性的存储器，该存储器是磁性随机存取存储器或磁存储器(magnetoresistive random access memory，mram)。本发明在需要对被运算比特序列进行逻辑计算时，首先通过控制单元依据运算比特序列和被运算比特序列的特点，对mtj单元执
行写入操作，然后使用运算操作的电流，经mtj单元的流出电流的读出值得到比特运算的结果，不需要将被运算比特序列和运算比特序列读取至逻辑计算单元(例如算术逻辑运算单元和寄存器堆)内部/不需要通过该计算单元实现计算，该计算具体是乘法计算，突破了同等数据存储容量下半导体器件及产品的功耗和芯片面积瓶颈。
[0049]
本发明实施例的其它特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
[0050]
附图是用来提供对本发明实施例的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本发明实施例，但并不构成对本发明实施例的限制。在附图中：
[0051]
图1为本发明实施例采用的mtj的堆叠结构示意图；
[0052]
图2为本发明实施例的一种示例性的mtj单元示意图；
[0053]
图3为本发明实施例的一种示例性的mtj单元示意图；
[0054]
图4为本发明实施例的一种示例性的阵列式半导体器件示意图；
[0055]
图5为本发明实施例的一种示例性的cmos逻辑单元示意图；
[0056]
图6为本发明实施例的一种示例性的具有8个mtj的mtj单元示意图；
[0057]
图7为本发明实施例的一种示例性的执行第一周期写入操作mtj单元示意图；
[0058]
图8为本发明实施例的一种示例性的执行第二周期写入操作mtj单元示意图；
[0059]
图9为本发明实施例的一种示例性的执行单比特位读取操作的mtj单元示意图；
[0060]
图10为本发明实施例的一种示例性的执行两位读取操作的mtj单元示意图；
[0061]
图11为本发明实施例的一种示例性的执行四位读取操作的mtj单元示意图；
[0062]
图12为本发明实施例的一种示例性的执行八位读取操作的mtj单元示意图；
[0063]
图13为本发明实施例的一种示例性的执行2
×
2位规模运算操作的mtj单元示意图；
[0064]
图14为本发明实施例的一种示例性的执行4
×
3位规模运算操作mtj单元示意图；
[0065]
图15为本发明实施例的一种示例性的集成电路产品示意图；
[0066]
图16为本发明实施例的一种示例性的集成电路产品示意图。
具体实施方式
[0067]
以下结合附图对本发明实施例的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本发明实施例，并不用于限制本发明实施例。
[0068]
申请人发现：基于新型非易失性存储器技术(如阻变存储器、相变存储器、自旋磁存储器等)，有望到真正意义上存储与计算融合的存算一体芯片的解决方案。其中，自旋转移力矩磁随机存储器(spin-transfer torque magnetoresistive random access memory，stt-mram)和自旋轨道转矩磁随机存取存储器(spin-orbit torque magnetoresistive random access memory，sot-mram)等自旋磁存储器的器件出现和实验研究，为存算一体技术的更快发展带来了新的希望。本发明实施例中mram的电阻式存储原理不仅可以用于存储数据，同时也可以实现计算能力。
[0069]
mram中mtj的结构可以包括两层(具有)铁磁性材料(的铁磁)层，以及该两层铁磁
性材料层之间的非常薄的(具有)非铁磁绝缘材料(的绝缘氧化)层(oxide barrier，ob，也记：氧化物阻挡层)；两层铁磁性材料层中一者磁化矢量基本固定，称为钉轧层(pinned layer，pl，也记：钉扎层)，而另一者磁化矢量在磁场作用下形成与钉扎层方向平行或反平行的稳定方向，称为自由层(free layer，fl)。
[0070]
作为本发明实施例的一种示例，如图1所示，mtj的结构为mtj纳米柱(mtj nanopillar，mtj_np)，铁磁性材料层为钴铁硼(cofeb)层，非铁磁绝缘材料层为氧化镁(mgo)层，三材料层形成磁隧道结；钉轧层pl的磁化矢量不容易翻转且磁化矢量的方向为相对于氧化物阻挡层ob，由钉轧层pl的远侧面指向近侧面的方向，即图1中朝上。例如，该mtj纳米柱适用stt电流切换状态机制，在该mtj纳米柱注入的stt电流i
stt
的值大于翻转阈值电流i
c0
的值时，自由层fl的磁化矢量容易发生翻转。如果该电流i
stt
的方向是由自由层fl至钉轧层pl的方向，使得自由层fl磁化矢量的方向与钉轧层pl的磁化矢量的方向相反，此时该mtj纳米柱处于反平行(anti-parallel，记为：ap)状态，如果该电流i
stt
的方向与钉轧层pl的磁化矢量的方向相同，使得自由层fl的磁化矢量的方向也与钉轧层pl的磁化矢量的方向相同，此时该mtj纳米柱处于平行(parallel，记为：p)状态，因此，整个mtj的磁化矢量有平行与反平行两种状态。相应地，mtj表现出电阻大小也有高阻(与ap状态对应)和低阻(与p状态对应)两种，利用这两种状态之间的电阻变化，就可以实现单比特数据的存储，例如将p状态对应数据的比特值(即逻辑值)“0”，将ap状态对应数据的比特值(即逻辑值)“1”，如下表1。
[0071]
表1 mtj状态与逻辑值关系表
[0072]
mtj状态逻辑值ap状态1p状态0
[0073]
可以理解的，这是可以配置的示例而非限定的实施方式。如果加上用于控制数据读写的晶体管(作为逻辑控制电路)，就构成了mram存储单元。在本发明实施例中，为简记目的，“mtj”可以表示具有磁隧道结功能的堆叠体，堆叠体可以具有电极层；上述stt电流将在后续内容中被作为sot电流的分量电流。
[0074]
mram具备非易失性、高集成度、低功耗、高耐用性等优点。相对于sram/动态随机存取存储器(dynamic random access memory，dram)的读写速度，mram存储单元为电阻型器件，更适合在电流驱动下的数据读写，mram也具有快速读写特点，同时，与flash闪存一致的是，mram的数据是掉电不易失的。mram的单位存储容量占用的硅片面积比sram、nor flash/嵌入式nor flash均有优势。mram的读写时延与顶级sram的读写时延接近，且在各种内存和存储器技术中mram功耗表现更为优异。最为突出的是，mram的制造工艺是与标准cmos半导体工艺兼容的，而dram/flash的制造工艺与标准cmos半导体工艺是不兼容的，mram能够与逻辑控制电路共同集成到同一个芯片中，具有应用前景和价值。有鉴于此，本发明实施例将提供mram存算一体解决方案。
[0075]
实施例1
[0076]
本发明实施例提供了半导体器件，该半导体器件可以包括：
[0077]
n个mtj单元，任一mtj单元包括至少两个mtj，n为正整数；
[0078]
控制单元，用于对所述n个mtj单元执行写入操作和读取操作；
[0079]
所述控制单元用于选通地控制所述写入操作的电流，将被运算比特序列写入至m个mtj单元中的mtj，m为运算比特序列的比特数且m≤n；
[0080]
所述控制单元用于基于所述运算比特序列，选通地控制运算操作的电流，注入所述m个mtj单元中的mtj，以及用于控制流出所述m个mtj单元的电流，注入或流出电流的控制持续时间为(配置的)锁定值与指定的单位时间的乘积值；所述控制单元用于基于所述m个mtj单元的流出电流的读出值，确定运算结果。
[0081]
在本发明实施例中，半导体器件是非易失性存储单元，该半导体器件也是自旋磁存储单元/电子自旋器件。mtj单元是物理的、自旋磁存储介质；任一mtj单元中都有至少两个mtj，例如，2个mtj、4个mtj、8个mtj、16个mtj等，mtj单元中各mtj的结构可以是堆叠结构，例如纳米柱；在一些应用场景中，任一mtj单元中mtj的数量可符合2a或可为偶数，a＝1,2,3
……
，而在一些定制的应用场景中，任一mtj单元中mtj的数量可为定制个数，例如奇数个、指定的个数。控制单元可以包括多个晶体管，该晶体管的制造工艺与mtj单元中mtj的制造工艺是相互兼容的，该晶体管可将各mtj连接至字线(wordline，可记wl)和位线(bitline，可记bl)，用于对各mtj单元执行指令操作，指令操作可以包括写入(指令)操作和/或读取(指令)操作，以此，任意一个mtj单元和晶体管可以形成一个记忆单元，该记忆单元即是记录二进制值/比特值的单元(bit-cell)，该记忆单元中任意一个mtj可与(字线和位线关联)指定的一个比特位对应，从而该记忆单元中任意两个mtj对应的比特位之间具有高低特点。
[0082]
任意一个(任一)mtj单元中全部mtj共享同一个底电极，各个mtj具有独立的顶电极，底电极即底部电极层，顶电极即顶部电极层。该底电极和该顶电极可以都是金属层，金属层的材料可以采用金或铜等金属材料或采用含金属元素的导电材料，两电极层的材料可相同或独立选择。该底电极与该mtj单元中任意一个mtj的自由层接触，或，该底电极与任意一个mtj的自由层的距离小于该底电极与该任意一个mtj的钉轧层的距离，即该底电极与该任意一个mtj的自由层之间可以有底部功能性层结构，例如用于缓冲(利于制造)/调控磁化矢量/调整交换偏置场等的层结构(交换偏置场也可在底电极产生)；该顶电极与该mtj单元中任意一个mtj的钉轧层接触，或，该顶电极与该mtj单元中任意一个mtj的钉轧层的距离小于该顶电极与该mtj单元中任意一个mtj的自由层的距离，即该顶电极与该任意一个mtj的钉轧层之间可以有顶部功能性层结构，例如用于缓冲的层结构。该底电极还可以与指定的衬底区域接触。可以理解的，顶电极和底电极没有顶、底之分，在本发明实施例中，相对于mtj的层结构，由自由层指向钉轧层的方向可为顶的朝向，由钉轧层指向自由层的方向可为底的朝向，仅作为便于说明的简记方式。
[0083]
在上述内容的基础上，作为本发明公开的第一种示例性的mtj单元结构实例中，参见图2，一个mtj单元可以包括2个mtj，一个mtj的层结构可包括自由层、阻挡层和钉轧层，且还包括顶电极和底电极，在图2中，采用双向箭头表示mtj状态为ap状态和p状态中任意一者，采用单向箭头
“↑”
表示钉轧层的状态不易变化特点，自由层和钉轧层之间是无箭头的阻挡层，并采用沿垂直于自由层指向钉轧层的方向较短的灰度区域表示顶电极(层)，采用沿垂直于该方向较长的灰度区域表示底电极(层)。mtj
l
的钉轧层pl
l
与顶电极te
l
独立接触，mtjr的钉轧层plr与顶电极ter独立接触，mtj
l
的自由层fl
l
和mtjr的自由层fl
l
均与底电极be接触，共享底电极be，1个mtj单元可以包括1个底电极be，在沿底电极be的延展方向(也是沿垂直于自由层指向钉轧层的方向)，2个mtj在底电极be上的接触区域之间具有指定的间隔
距离。此时，控制单元可以包括3个晶体管，顶电极te
l
和顶电极ter分别与晶体管m
l
、晶体管mr连接，底电极be分别与晶体管m0、接地端连接。其中，mtj
l
的顶电极te
l
与mtjr的顶电极ter，mtj
l
的钉轧层pl
l
与mtjr的钉轧层plr，mtj
l
的阻挡层ob
l
与mtjr的阻挡层obr，mtj
l
的自由层fl
l
与mtjr的自由层flr，均是不接触的、没有连接的。
[0084]
在图2的基础上，作为本发明公开的第二种示例性的mtj单元结构实例中，参见图3，一个mtj单元可以包括4个mtj，mtj
00
～mtj
03
，顶电极te
00
～te
03
分别与晶体管m
00
～m
03
连接，自由层fl
00
～fl
03
在底电极be上的四个接触区域沿底电极be的延展方向呈等间隔距离布置，这有利于实施多比特位读写操作。在本发明实施例中，为了简记目的，未增加区分性的文字编号“第一”、“第二”等，例如mtj
00
～mtj
03
分别可表示：第一(具有磁隧道结功能的)堆叠体mtj
00
、第二堆叠体mtj
01
、第三堆叠体mtj
02
和第四堆叠体mtj
03
；顶电极te
00
～te
03
分别可表示：第一顶电极te
00
、第二顶电极te
01
、第三顶电极te
02
和第四顶电极te
03
等，本发明实施例中均可按此理解。
[0085]
在本发明公开的一种示例性的实例中，半导体器件有布置的多个mtj单元，每个mtj单元中mtj的数量、布置方式等配置均相同，mtj单元可以包括8个mtj，该8个mtj可以共享的底电极，该底电极可呈条带状，该8个mtj沿该底电极的延展方向呈等间隔地布置。控制单元中第一控制晶体管阵列中有至少一个晶体管，该至少一个晶体管将该mtj单元的底电极连接至源线(source line，sl)；控制单元中第二控制晶体管阵列有8个晶体管，该8个晶体管可为第一控制晶体管组，该8个晶体管可分别与前述的8个mtj一一对应，该8个晶体管中任意一个晶体管将与该任意一个晶体管对应的mtj的顶电极连接至字线和位线。
[0086]
在该实例中，前述的至少一个晶体管可以是第r个晶体管，条带状的底电极的一端可通过第r个晶体管连接至第p条源线，第r个晶体管受控于指定的控制信号，该控制信号可由信号发生器产生，第r个晶体管可用于选通地控制流出各mtj单元的电流，该控制信号的脉冲宽度可用于锁定第r个晶体管的控制持续时间；在前述的半导体器件中，与前述的mtj单元布置位置相邻的mtj单元，相邻的mtj单元的底电极可通过第r-1个晶体管连接至第p-1条源线、或可通过第r+1个晶体管连接至第p+1条源线。前述的8个mtj可以视为按底电极的延展方向上呈相对的顺序排列，例如第1个mtj、第2个mtj，
…
，第c个mtj，
…
，第8个mtj，前述的8个mtj中第c个mtj与第c个晶体管对应，第c个mtj的顶电极通过第c个晶体管与第n条位线连接、且还与第m条字线连接，第c个晶体管受控于第m条字线而第c-1个晶体管受控于第m-1条字线或第c+1个晶体管受控于第m+1条字线，第c-1个晶体管、第c个晶体管和第c+1个晶体管等可用于选通地控制注入各mtj的电流，字线上的控制信号的脉冲宽度可用于锁定与对应字线连接的晶体管的控制持续时间；控制单元中第二控制晶体管阵列还有另外的8个晶体管，该另外的8个晶体管可为第二控制晶体管组，相邻的mtj单元中第c个mtj的顶电极通过第二控制晶体管组中第c个晶体管与第n+1条位线或第n-1条位线连接、且还与第m条字线连接，第二控制晶体管组中第c个晶体管受控于第m条字线。其中，r、p、c、n、m为正整数。半导体器件中元件和比特位对应关系如下表2。
[0087]
表2半导体器件中元件和比特位对应关系表
[0088][0089]
在表2中示意了半导体器件中的两个mtj单元，bln表示第n条位线(在一些情况中角标从0开始，则bl0表示第1条位线，bln表示第n+1条位线)，wlm表示第m条字线，sl
p
表示第p条源线，mtjum表示第m个mtj单元，mtj
mc
表示第m个mtj单元中第c个mtj(每个mtj单元中mtj的数量为至少2个)，qr表示与第m个mtj单元对应的第一控制晶体管阵列中的晶体管(也即第r个晶体管)，q
mc
表示与第m个mtj单元对应的第二控制晶体管阵列中的晶体管(也即第c个晶体管)，cmc表示与第m个mtj单元中第c个mtj对应的比特位；而bl
n-1
表示第n-1条位线且与bln是相邻的(角标
±
1)，mtju
m-1
示第m-1个mtj单元且与mtjum是相邻的，以此类推，可以得到半导体器件中更多元件之间的对应(/相应)关系和与比特位的对应(/相应)关系。可以理解的，mtj的角标表示了该mtj在半导体器件中的定位位置区域，该定位位置区域能够由相应的位线和字线共同确定，例如可以令字线表示相应mtj的列地址信息，且令位线表示相应的mtj的行地址信息，或者，更多情况中，也可以令字线表示相应mtj的行地址信息，且令位线表示相应的mtj的列地址信息。
[0090]
作为本发明公开的一种示例性的阵列式的半导体器件实例，如图4(晶体管标识符改写为q)，半导体器件可包括m个mtj单元，每个mtj单元可包括8个mtj，mtj之间均等间隔距离布置，结合表2，可观察每个mtj与比特位、晶体管、字线、位线、源线的对应关系。对于mtju0～mtjum，mtju0中mtj
00
～mtj
07
、mtju1中mtj
10
～mtj
17
……
mtjum中mtj
m0
～mtj
m7
。m个mtj单元通过第一控制晶体管阵列中有r个晶体管，q0～qr，分别与源线(sl0～sl
p
)连接。mtj通过第二控制晶体管阵列中相应的晶体管(q
00
～q
m7
)，与相应的位线和字线连接，形成记忆单元，比特位为c00～cm7，比特位高低特点在各mtj单元中是一致的，例如，mtj
11
通过晶体管q11
与第2条位线bl1连接且通过晶体管q
11
的栅极还与第2条字线wl1连接，与该mtj
11
对应的比特位为c11。其中，第一控制晶体管阵列和第二控制晶体管阵列中晶体管受指定的信号源选通控制，以脉冲宽度控制晶体管的选通时间，各信号源均可采用信号发生器实现、或可将晶体管的栅极与产生电压信号的端口连接。
[0091]
本发明实施例的半导体器件的磁各向异性是受电压调控的，该半导体器件中mtj都是电压调控磁各向异性(voltage control magnetic anisotropy，vcma)的mtj，记为vcma-mtj，即相对于mtj的钉轧层pl，通过与该mtj对应的第二控制晶体管阵列中的晶体管和与该晶体管连接的位线。该mtj可接入外加电压vb(施加在与该mtj对应的位线上)，该特定大小的外加电压vb使得该mtj的自由层fl的磁化方向更容易/不容易经电流后发生翻转。在本发明实施例中，可以有以下配置：
[0092]
置ap状态：在外加电压vb高于临界翻转电压vc且外加电压vb为正向电压时，由配置的sot电流(的分量电流)经过mtj后将mtj的状态切换为ap状态；
[0093]
置p状态：在外加电压vb高于临界翻转电压vc且外加电压vb为负向电压时，由配置的sot电流(的分量电流)经过mtj后将mtj的状态切换为p状态；
[0094]
读取mtj状态：在外加电压vb低于临界翻转电压vc且外加电压vb为负向电压时，或在外加电压vb为0时，配置的sot电流(的分量电流)经过mtj后，该mtj的状态不容易发生翻转，即可保持为施加外加电压vb之前的状态不变。
[0095]
正向、负向是相对的，例如，正向电压是大于0的电压值接入至mtj的钉轧层pl，负向电压是小于0的电压值接入至mtj的钉轧层pl，钉轧层pl磁化矢量方向为由自由层fl指向该钉轧层pl的方向。
[0096]
本发明实施例的写入操作中，在一些应用场景中，前述sot电流可以是经mtj单元的底电极注入该mtj单元且其分量电流从mtj的顶电极流出，mtj的状态切换为ap状态，或其分量电流由mtj的顶电极注入且从该mtj单元底电极流出的自旋方向性电流，mtj的状态切换为p状态；本发明实施例的读取操作的sot电流的值可小于写入操作的sot电流的值，且读取操作的sot电流是其分量电流由mtj的顶电极注入并从mtj单元的底电极流出的自旋方向性电流，写入操作的sot电流可以改变mtj状态，读取操作的sot电流不能改变mtj状态。
[0097]
前述的控制单元还可以包括cmos逻辑单元。该cmos逻辑单元的制造工艺与mtj单元的制造工艺也是兼容的，该cmos逻辑单元可以起到写入操作的选通控制作用，可以置于前述的半导体器件的控制单元。该cmos逻辑单元可以包括同或门和与门，该同或门和该与门可均具有双输入端。该同或门和该与门可以与指定的比特位对应，该指定的比特位可以是与同一条字线对应的比特位，该同或门和该与门可构成一对元件。在一些应用场景中，与第m条字线wlm对应的比特位c(m-1)c以及比特位cmc等；存储单元中mtj的数量或第二控制晶体管阵列中用于控制每个存储单元的晶体管的数量，与由同或门和与门构成的成对元件的对数相同。
[0098]
对于一对同或门和与门，同或门的输入端可以分别接收写入操作的第一周期或第二周期的控制(指令/)信号(记w1/0信号，或记write信号)以及接收待写入比特序列的指定序列位上的比特值；与门的输入端可以分别接收该写入操作的vcma的控制(指令/)信号，记vcma电压，vcma电压的大小和正负向分别取决于位线上施加的外加电压vb的大小和正负向，vcma电压的控制持续时间取决于配置的脉冲宽度的电压信号，该配置的脉冲宽度的电
压信号记为wpd1信号，以及与门的输入端还接收该同或门的输出值/信号，与该同或门的输出端连接，且该与门的输出端连接至指定的一条字线(该与门的输出值/信号接入指定的一条字线)，用于选通控制该条字线所对应的mtj所在列。可以理解的，wpd1信号提供了施加至mtj的外加电压vb的控制持续时间。wpd1信号可包括低电平(逻辑值0)和高电平(逻辑值1)的电压信号，w1/0信号也可包括低电平和高电平的电压信号。
[0099]
本发明实施例的写入操作可以简称为“双周期1/0”写入操作。
[0100]
在第一种写入操作示例中，在写入操作的第一周期(时间)中，当w1/0信号置为低电平(逻辑值0)且与指定的位线对应的wpd1信号置为高电平(逻辑值1)，负向的外加电压vb的大小高于临界翻转电压vc，此时施加的wpd1信号和外加电压vb即施加的第一vcma电压，通过cmos逻辑单元和配置的sot电流(分量电流从各mtj顶电极注入)，可以将待写入比特序列/数据中的第一类比特值，第一类比特值可为逻辑值0，位对应地写入存储单元中指定的mtj单元的mtj中；在写入操作的第二周期中，当w1/0信号置为高电平(逻辑值1)且与指定的位线对应的wpd1信号置为高电平(逻辑值1)，正向的外加电压vb的大小高于临界翻转电压vc，此时施加的wpd1信号和外加电压vb即施加的第二vcma电压，通过cmos逻辑单元和配置的sot电流(分量电流从各mtj顶电极流出)，可以将待写入比特序列/数据中的第二类比特值，第二类比特值可为逻辑值1，位对应地写入存储单元的mtj中。cmos逻辑单元起到在写入操作的不同周期中选择待写入的比特位对应的mtj以及匹配待写入比特序列中的当前写入的比特值的作用。第一周期和第二周期可以基于参考时钟或脉冲宽度配置。
[0101]
在第二种写入操作示例中，在写入操作的第一周期中，当w1/0信号置为高电平(逻辑值1)且与指定的位线对应的wpd1信号置为高电平(逻辑值1)，正向的外加电压vb的大小高于临界翻转电压vc，此时施加的wpd1信号和外加电压vb即施加的第一vcma电压，通过cmos逻辑单元和配置的sot电流(分量电流从各mtj顶电极流出)，可以将待写入比特序列/数据中的第一类比特值，第一类比特值可为逻辑值1，位对应地写入存储单元中指定的mtj单元的mtj中；在写入操作的第二周期中，当w1/0信号置为低电平(逻辑值0)且与指定的位线对应的wpd1信号置为高电平(逻辑值1)，负向的外加电压vb的大小高于临界翻转电压vc，此时施加的wpd1信号和外加电压vb即施加的第二vcma电压，通过cmos逻辑单元和配置的sot电流(分量电流从各mtj顶电极注入)，可以将待写入比特序列/数据中的第二类比特值，第二类比特值可为逻辑值0，位对应地写入存储单元的mtj中。
[0102]
作为与前述阵列式的半导体器件实例匹配的一种示例性的cmos逻辑单元的阵列结构，参见图5，cmos逻辑单元可包括8对由同或门和与门构成的成对元件。例如在第一对元件中，同或门xnor0输入端接收w1/0信号和数据比特中与指定位d0对应的比特值；与门and0接收同或门xnor0输出端的输出值和wpd1信号，与门and0输出端的输出值c:0将被用于选通第1条字线wl0，cmos逻辑单元中其余成对元件选通字线的方式可以类似地得出，不再赘述。
[0103]
在上述的写入操作中，第一vcma电压和第二vcma电压二者的电压降方向能够改变mtj的能量势垒。mtj的顶电极上加入vcma电压，在这种配置下，通过配置sot电流的大小，调整目标mtj(即与待写入或待读取的比特位对应的mtj)被施加vcma电压的大小，则可以选择性地对目标mtj进行写入操作或后续提到的读取操作。目标mtj的选择是通过开关前述的第一控制晶体管阵列和第二控制晶体管阵列中的晶体管实现的。在读取操作中，施加了反向且大小较小的vcma电压(即外加电压vb为负向电压且低于电压vc)或者没有施加电压的mtj
能量势垒高，sot电流不足以驱动其翻转，相应的mtj状态不会改变；在写入操作中，施加了正向/负向且较大的vcma电压(即外加电压vb为正向或负向电压且高于)的mtj能量势垒低，sot电流能够驱动其翻转至指定状态，相应的mtj状态会改变。在本发明实施例中，位对应是指，待写入比特序列中指定比特位在该待写入比特序列中的比特位高低特点，与存储单元的指定mtj对应的比特位在与该存储单元的全部mtj对应的比特位中的比特位高低特点，是一致的/唯一对应的，即指定比特位和指定mtj是位对应的/呈位对应关系，指定mtj可被写入该指定比特位上的比特值，通过各晶体管选择性开关实现。值得注意的是，本发明实施例中的半导体器件的写入操作可以不需要擦除操作，可不需要单独配置的擦除操作，且写入操作不需要关注在写入操作之前mtj的状态。
[0104]
作为前述的阵列式的半导体器件实例的一个示例性写入操作的场景，待写入比特序列d[7:0]为10110100，且比特位依次记为d0至d7。若将该待写入比特序列写入第2个mtj单元mtju1，如图6，mtju1中的mtj状态为ap状态和p状态中任意一者，并令沿mtju1底电极be1的延展方向上，与第一控制晶体管阵列中第2个晶体管q1距离最远的mtj
17
为最低比特位，且按照前述的第二种写入操作示例，配置成第一周期中写入逻辑值1(此时的第一类比特值)，第二周期中写入逻辑值0(此时的第二类比特值)，则首先对(与待写入比特序列中“1”存在位对应的)mtj
10
、mtj
12
、mtj
13
、mtj
15
进行写入操作，其次对(与待写入比特序列中“0”存在位对应的)mtj
11
、mtj
14
、mtj
16
、mtj
17
进行写入操作。执行前述半导体器件的写入操作，可以包括：
[0105]
w1)向mtju1提供第一vcma电压vcma1：
[0106]
基于指定的行列地址信号，经行列译码器选择mtju1(锁存行列地址信号中的地址信息)，将第2条位线bl1接入正向的外加电压vb，并将wpd1信号置为高电平；
[0107]
w2)配置信号大小，并基于待写入比特序列和配置的信号，选中字线：
[0108]
如图7，将w1/0信号置为高电平(逻辑值1)，并将前述的待写入比特序列d[7:0]中d0至d7同时分别输入至cmos逻辑单元中8对同或门和与门中的各同或门，将cmos逻辑单元的8个与门的输出信号c:0～c:7接入至字线wl0～wl7，其中，具体将与门(成对的同或门接收比特位d0的比特值)输出信号c:0接入至第1条字线wl0、将与门(成对的同或门接收比特位d1的比特值)输出信号c:1接入至第2条字线wl1……
将与门(成对的同或门接收比特位d7的比特值)输出信号c:7接入至第8条字线wl7；
[0109]
w3)通过选中的字线，选通晶体管，并执行写入操作的第一周期写入：
[0110]
通过此时输出信号c:0、c:2、c:3、c:5选中的第1条字线wl0、第3条字线wl2、第4条字线wl3、第6条字线wl5，选通第二控制晶体管阵列中第1个晶体管q
10
、第3个晶体管q
12
、第4个晶体管q
13
、第6个晶体管q
15
，并同时将第一控制晶体管中第2个晶体管q1的栅极接入wpd2信号，该wpd2信号置为指定脉宽的开启信号(逻辑值0或1，取决于晶体管q1的类型)，该指定脉宽为第一周期，在第一周期中，mtju1底电极be1存在第一方向的sot电流，第一方向为由最低比特位的mtj
17
(在底电极be1上的接触区域)至最高比特位的mtj
10
(在底电极be1上的接触区域)的方向、或从mtju1底电极be1经第2个晶体管q1流出mtju1的方向，sot电流的分量电流分别经过mtj
10
、mtj
12
、mtj
13
、mtj
15
，且分量电流的方向均是由自由层指向钉轧层的方向(图7中虚线箭头表示，也是流出顶电极方向)，在第一周期结束之后，mtj
10
、mtj
12
、mtj
13
、mtj
15
的状态被置为ap状态，从而完成待写入比特序列中第一类比特值的记录；
[0111]
w4)向mtju1提供第二vcma电压vcma2，即施加负向的外加电压vb，并将wpd1信号置为高电平。配置信号大小，并基于待写入比特序列和配置的信号，选中字线：
[0112]
将w1/0信号置为低电平(逻辑值0)，并保持前述的待写入比特序列d[7:0]中d0至d7同时分别输入至cmos逻辑单元中8对同或门和与门中的各同或门，将cmos逻辑单元的8个与门的输出信号c:0～c:7接入至字线wl0～wl7；
[0113]
w5)通过选中的字线，选通晶体管，并执行写入操作的第二周期写入：
[0114]
如图8，通过此时输出信号c:1、c:4、c:6、c:7选中的第2条字线wl1、第5条字线wl4、第7条字线wl6、第8条字线wl7，选通第二控制晶体管阵列中第2个晶体管q
11
、第5个晶体管q
14
、第7个晶体管q
16
、第8个晶体管q
17
，并同时将第一控制晶体管中第2个晶体管q1的栅极接入wpd2信号，该wpd2信号置为指定脉宽的开启(电压)信号，该指定脉宽为第二周期，在第二周期中，mtju1底电极be1存在第二方向的sot电流，第二方向为由最高比特位的mtj
10
(在底电极be1上的接触区域)至最低比特位的mtj
17
(在底电极be1上的接触区域)的方向、或从第2个晶体管q1注入mtju1底电极be1的方向，sot电流的分量电流分别经过mtj
11
、mtj
14
、mtj
16
、mtj
17
，且分量电流的方向均是由钉轧层指向自由层的方向(图8中虚线箭头表示，也是注入顶电极方向)，在第二周期结束之后，mtj
11
、mtj
14
、mtj
16
、mtj
17
的状态被置为p状态，从而完成待写入比特序列中第二类比特值的记录，可得如下表3。
[0115]
表3经写入操作后的mtju1中mtj状态与逻辑值关系表
[0116]
mtju1mtj
10
mtjnmtj
12
mtj
13
mtj
14
mtj
15
mtj
16
mtj
17
mtj状态appapappappp逻辑值10110100
[0117]
需要说明的是，前述写入操作的电流即写入操作中的sot电流及其分量电流。上述内容中采用对mtju1执行的写入操作的步骤w1)至步骤w5)，对其余mtj单元也同样适用，半导体器件中可有一个或多个mtj单元同步或异步地执行写入操作的步骤w1)至步骤w5)。前述的第一方向的sot电流和第二方向的sot电流可以通过第2条源线sl1驱动产生。晶体管q1与底电极be1连接且还与源极连接，源极可接电流源或电压源，栅极受wpd2信号控制，第一晶体管阵列中晶体管均可按此配置，在一些应用场景中，阵列器件源极配置在一个或多个指定的位置区域。前述的第一周期和第二周期时长可以相等，也可以各有独立的时长配置。可以理解的，可替换地，在按照前述第一种写入操作示例配置后，在第一周期中，可以配置w1/0信号置为低电平，实现将待写入比特序列中“0”写入mtj单元，然后在第二周期中，可以配置w1/0信号置为高电平，实现将待写入比特序列中“1”写入mtj单元。待写入比特序列、信号配置和输出信号的关系可见下表4。
[0118]
表4比特序列与信号的关系表
[0119][0120]
在该表4中，dx表示待写入比特序列中任意一个比特位，x取0、1、2、3等；c:x表示dx对应的cmos逻辑单元的输出信号，1表示开启信号，0表示关闭信号。
[0121]
在前述包含8个mtj的mtj单元的半导体器件的基础上，作为此实例的一个示例性单比特位的读取操作的场景，执行前述半导体器件的读取操作，可以包括：
[0122]
r1)基于指定的行列地址信号，经行列译码器选择mtju1。如图9，底电极be1通过第一控制晶体管阵列中晶体管q1与源极连接，底电极be1还与接地端连接。将第2条位线bl1接入预充电读出放大器(pre-charge sense amplifier，pcsa或简记为sa)，并且由pcsa将第2条位线bl1预充电至指定大小的电位v
dd
，然后停止充电。可以理解的，多个mtj单元可以共用同一个pcsa，pcsa还包括多个晶体管，多个晶体管可构成差分电路，差分电路接电位v
dd
，在一些晶体管连接配置场景中，差分电路还可与源线sl1连接且还可与接地端连接，差分电路可以将电流脉冲转换为电压脉冲，pcsa还可以包括与差分电路的输出端连接的、用于电压脉冲计数的计数器，在图9中未示出。
[0123]
r2)向mtju1提供较小、反向的vcma电压或不提供vcma电压，基于该指定的行列地址信号，经行列译码器选择字线(施加开启信号)并同时(施加的开启信号)选通mtju1中与mtj对应的第二控制晶体管阵列中的晶体管，该mtj是与待读取的比特位对应的mtj，例如，与待读取的比特位对应的mtj是mtj
12
，选择第3条字线wl2并同时选通对应的晶体管q
12
、晶体管q1；
[0124]
r3)在通过wpd2信号将晶体管q1开启，和通过第3条字线wl2选通晶体管q
12
之后，产生的电流经pcsa至第2条位线bl1，并通过晶体管q
12
注入mtj
12
，形成注入mtj
12
的分量电流，流出mtj
12
的sot电流通过底电极be1，在第2条源线sl1被接地之前，经晶体管q1，从源极流出。pcsa通过比较该分量电流的值与参考电流的值确定mtj
12
的状态而获得读出值，底电极be1上电流方向是mtj
12
在底电极be1上的接触区域指向mtj
10
在底电极be1上的接触区域的方向。由于mtj
12
的高低电阻状态在第2条位线bl1上产生不同的电压降，注入或流出mtj
12
的电流大小也不同，则通过预充电读出放大器pcsa基于参考电流的值获得对(注入或)流出mtj
12
的电流的读出值。其中，最终输出的逻辑值0和1的判断，通过pcsa根据注入或流出电流的值与配置的一个参考电流值的对比决定，该参考电流的值被配置为取ap状态的电流值和p状态的电流值之间的电流值，ap状态的电流值和p状态的电流值是相对于同一电压值。若在前述的写入操作之后进行的读取操作，则此时读取到mtj
12
的状态为ap状态，即比特位c12存储了逻辑值1。在一些应用场景中，可配置用于参考的mtj单元或mtj，mtj单元或mtj流出或注入电流具有该参考电流的值特点，从而得到参考电流；读取操作中施加vcma电压是可选的，即可
以不施加vcma电压也能进行读取操作。
[0125]
本发明实施例的半导体器件还支持多(至少两个)比特位的读取操作。在mtj单元中，读取多个比特位，是同时驱动电流注入与待读取的比特位对应的各mtj，注入电流的控制持续时间在待读取的比特位之间呈2的指数倍增长或下降。例如，mtj单元中存在4个mtj，4个mtj存储二进制数据，4个比特位从最低比特位至最高比特位，依次存储比特值d0、d1、d2和d3，在读取该二进制数据之前，将最低比特位至最高比特位对应的晶体管的选通时间分别锁定为1个单位时间、2个单位时间、4个单位时间和8个单位时间，单位时间可为1个或多个时钟周期时间，即4个锁定值分别1、2、4、8，此时，4个mtj注入电流的控制持续时间即晶体管的选通时间，晶体管的开启信号的脉冲宽度可被按各晶体管的选通时间配置。在开始读取该二进制数据时，首先对mtj单元连接的位线进行预充电，在位线的电压达到电位v
dd
之后，同时并行地施加4个配置的脉冲宽度的开启信号至4个晶体管，且以1个单位时间控制电流持续注入存储d0的mtj，读取d0，以2个单位时间控制电流持续注入存储d1的mtj，读取d1，以4个单位时间控制电流持续注入存储d2的mtj，读取d2，以8个单位时间控制电流持续注入存储d3的mtj，读取d3。
[0126]
由于电流通过mtj单元将降低位线上的电压，二进制数据与位线上的电压降δv成正比关系，则pcsa可被按照正比关系配置，pcsa可以经流出mtj单元的电流的值和参考电流的值确定读出的二进制数据(读出值)。需要说明的是，在原理方面，可继续使用上述的二进制数据bin＝d3d2d1d0，基于二进制数与十进制数转换关系(锁定值的选取也是基于该关系而确定的)，可得该二进制数据bin表示的十进制数dec：
[0127]
dec＝8
×
d3+4
×
d2+2
×
d1+d0
[0128]
该十进制数dec范围是0至15。在前述的4个mtj的mtj单元的基础上，在选通晶体管的时间内，经过各mtj的电流大小恒定，则电压降δv：
[0129]
δv＝8
×
r3i+4
×
r2i+2
×
r1i+r0i＝i
×
(8r3+4r2+2r1+r0)
[0130]
r3、r2、r1、r0分别是从最高比特位至最低比特位处的mtj的电阻，可将mtj在ap状态时的电阻记为r
ap
，在p状态时的电阻记为r
p
，r
ap
＞r
p
。若二进制数据bin＝1111，则此时电压降是最大电压降δvmax：
[0131]
δvmax＝i
×
(8r
ap
+4r
ap
+2r
ap
+r
ap
)＝15
×
i r
ap
[0132]
若二进制数据bin＝0000，则此时电压降是最小电压降δvmin：
[0133]
δvmin＝i
×
(8r
p
+4r
p
+2r
p
+r
p
)＝15
×
i r
p
[0134]
同时可以注意到二进制数1111至二进制数0000之差为二进制数1111(十进制数15)，而δvmax-δvmin＝15
×
i(r
ap-r
p
)，因此，每个二进制数可以通过i(r
ap-r
p
)进行区分和鉴别，其中(r
ap-r
p
)为固定值，可见，只需关注电流(的值的大小和/或晶体管关闭时刻的值变化)即可确定多比特位的读出值，此i的大小可作为pcsa配置的参考电流的值或作为其值的配置基础。在本发明实施例中，为举例说明而记载的个数、角标等具体公开量不是本发明唯一限制的实施方式，可依据产品特点和应用场景等实际情况改变，本发明实施例中各公开量均可按此理解。
[0135]
在前述包含8个mtj的mtj单元的半导体器件的基础上，作为此实例的一个示例性多比特位的读取操作的场景，执行前述半导体器件的两位读取操作，还可以包括：
[0136]
rt1)基于指定的行列地址信号，经行列译码器选择mtju1。如图10(2t、t等表示晶
体管受字线控制电流注入持续时间，电流方向通过虚线箭头表示)，底电极be1通过第一控制晶体管阵列中晶体管q1与源极连接，底电极be1还与接地端连接。将第2条位线bl1接入pcsa，第2条位线bl1被pcsa预充电至电位v
dd
，然后停止充电；
[0137]
rt2)基于该指定的行列地址信号，经行列译码器选择第7条字线wl6和第8条字线wl7，同时并行施加开启信号选通mtju1中与指定比特位的mtj对应的第二控制晶体管阵列中的晶体管。
[0138]
在步骤rt2)中，指定比特位是比特位c16～c17，经写入操作后，mtj
16
～mtj
17
的状态为ap状态、ap状态。选择第7条字线wl6和第8条字线wl7并同时选通对应的晶体管q
16
～q
17
、以及晶体管q1，晶体管q
16
～q
17
的选通时间是各自锁定值与单位时间(t)的乘积值，锁定值为2、1，选通时间分别为2个单位时间和1个单位时间，晶体管q1可在2个单位时间之后关闭。其中，在第1个单位时间内，2路分量电流经晶体管q
16
～q
17
同时持续注入mtj
16
～mtj
17
，底电极be1上的sot电流方向为mtj
17
在底电极be1上的接触区域指向mtj
16
在底电极be1上的接触区域(或从mtj
17
在底电极be1上的接触区域指向源极)，此第1个单位时间后将得到与“1”对应的电流(脉冲)。在第2个单位时间内，1路分量电流仍经晶体管q
16
持续注入mtj
16
，而晶体管q
17
关闭，mtj
17
将不存在分量电流经过，底电极be1上的sot电流方向为从mtj
16
在底电极be1上的接触区域指向源极，此第2个单位时间后将得到与“1”对应的电流(脉冲)，1t内与“1”对应的电流和2t内与“1”对应的电流视为一个读出值的电流脉冲，在2个单位时间后，此时流出mtju1的电流的读出值为11。
[0139]
在两位读取操作的基础上，可以执行前述半导体器件的四位读取操作，参见图11，还可以包括：
[0140]
rf1)基于指定的行列地址信号，经行列译码器选择mtju1，第2条位线bl1被pcsa预充电至电位v
dd
，然后停止充电。
[0141]
rf2)基于该指定的行列地址信号，经行列译码器选择第4条字线wl4～第8条字线wl7，同时并行施加开启信号选通mtju1中与指定比特位的mtj对应的第二控制晶体管阵列中的晶体管，此时晶体管选通时间分别为8t、4t、2t、1t，锁定值分别为8、4、2、1，晶体管q1可在8t之后关闭。
[0142]
其中，在步骤rt2)中，指定比特位是比特位c14～c17，经写入操作后，mtj
14
～mtj
17
的状态为p状态、ap状态、p状态、p状态。
[0143]
在第1个单位时间内，4路分量电流经晶体管q
14
～q
17
同时持续注入mtj
14
～mtj
17
，底电极be1上的sot电流方向为从mtj
17
在底电极be1上的接触区域指向源极，此第1个单位时间后将得到与“0”对应的电流(脉冲)。
[0144]
在第2个单位时间内，3路分量电流仍经晶体管q
14
～q
16
持续注入mtj
14
～mtj
16
，而晶体管q
17
关闭，mtj
17
将不存在分量电流经过，底电极be1上的sot电流方向为从mtj
16
在底电极be1上的接触区域指向源极，此第2个单位时间后将得到与“0”对应的电流(脉冲)。
[0145]
在第4个单位时间内，2路分量电流仍经晶体管q
14
～q
15
持续注入mtj
14
～mtj
15
，而在第2个单位时间之后晶体管q
16
已经关闭，mtj
16
将不存在分量电流经过，底电极be1上的sot电流方向为从mtj
15
在底电极be1上的接触区域指向源极，此第4个单位时间后将得到与“1”对应的电流(脉冲)。
[0146]
在第8个单位时间内，1路分量电流仍经晶体管q
14
持续注入mtj
14
，而在第4个单位
时间之后晶体管q
15
已经关闭，mtj
15
将不存在分量电流经过，底电极be1上的sot电流方向为从mtj
14
在底电极be1上的接触区域指向源极，此第8个单位时间后将得到与“0”对应的电流(脉冲)。
[0147]
在上述8个单位时间之内，从第1个单位时间的开始时刻至第8个单位时间的结束时刻，pcsa通过上述电流脉冲得到读出值“0100”。
[0148]
在四位读取操作的基础上，如图12，可以执行前述半导体器件的八位读取操作，还可以包括：
[0149]
re1)在第一个8t内，按照步骤rf1)至步骤rf2)对半导体器件的低四位进行读取；
[0150]
re2)在第二个8t内，按照步骤rf1)至步骤rf2)对半导体器件的高四位进行读取，获得读出值“10110100”。
[0151]
其中，在一些应用场景中，第一个8t和第二个8t可以有相同的起始时刻，而在另一些应用场景中，第二个8t的开始时刻可以在第一个8t的结束时刻之后。可以理解的，基于半导体器件中mtj的个数配置，亦可以按照上述读取操作，执行更多位读取操作。需要补充说明的是，前述的单比特位的读取操作中，读出值可以被处理器补码或可按照多比特位的方式配置，使得被读出的比特位的低比特位读出值为0。读取操作的电流是读取操作中的sot电流及其分量电流。
[0152]
在本发明实施例中，前述的半导体器件还可以对被运算比特序列和运算比特序列执行运算操作，此运算操作可以是乘法操作。在运算操作执行时，需要先对m个mtj单元执行被运算比特序列的写入操作。在第一种应用场景中，被运算比特序列可以已被记录于指定的mtj单元中，且可以选择除该指定的mtj单元之外的m个mtj单元执行前述的写入操作；在第二种应用场景中，被运算比特序列可以已被记录于指定的mtj单元中，且可以选择空闲的(可写入的)或相邻的mtj单元，与该指定的mtj单元构成m个单元，还需对m-1个单元执行前述的写入操作；在第三种应用场景中，被运算比特序列未被记录，选择空闲的m个单元，对m个单元执行前述的写入操作。其中，m为运算比特序列的比特数。
[0153]
在本发明实施例中，运算操作是基于控制单元中晶体管选择性开/关(是否选通)和选通时间锁定，以流出mtj单元的电流的值和参考电流的值比较，确定运算结果。在前述的m个mtj单元中，各mtj单元中mtj的注入电流的控制持续时间之间，可以被锁定为按照2的指数倍增长或下降，也即与mtj对应的锁定值被配置为按照2的指数倍增长或下降；m个mtj单元的流出电流的控制持续时间之间，可以被锁定为按照2的指数倍增长或下降，也即与mtj单元对应的锁定值被配置为按照2的指数倍增长或下降，与mtj对应的锁定值的增长或下降可相对于各mtj单元中mtj存储的被运算比特序列的比特位高低顺序配置，与mtj单元对应的锁定值增长或下降可相对于mtj单元之间决定与同一字线连接的晶体管是否选通的运算比特序列的比特位高低顺序配置。需要说明的是，该运算操作的电流的值小于前述的写入操作的电流的值，且该运算操作的电流的方向可与前述的读取操作的电流的方向相同。
[0154]
对于运算结果的表示或确定方式，运算结果被表示为在流出所述m个mtj单元的电流的控制持续时间全部结束之后，所述m个mtj单元的流出电流的读出值之和；在另一些应用场景中，采用配置的参考电流的值，可以对m个mtj单元流出的、mtj单元所在电流支路汇集的电流和配置的参考电流的值进行比较，读出值即运算结果。所述运算结果是由第一类
乘积值之和构成，所述第一类乘积值为所述m个mtj单元中，各mtj单元的单元运算值与各自对应的锁定值的乘积值；所述单元运算值是由第二类乘积值之和构成，所述第二类乘积值为所述m个mtj单元中一个mtj单元中，各mtj的流出电流的读出值与各自对应的锁定值的乘积值。
[0155]
在上述写入操作和读取操作的基础上，可通过前述的控制单元的第一控制晶体管阵列中晶体管和第二控制晶体管阵列中晶体管执行前述的被运算比特序列的写入操作和运算操作。
[0156]
所述第一控制晶体管阵列中指定的晶体管用于选通地控制所述m个mtj单元的底电极流出的所述运算操作的电流，其中，该指定的晶体管的选通时间之间，被锁定为按照2的指数倍增长或下降；所述第二控制晶体管阵列中指定的晶体管用于选通地控制向所述m个mtj单元中指定的mtj的顶电极注入所述运算操作的电流，其中，该指定的晶体管的选通时间之间，被锁定为按照2的指数倍增长或下降。所述第二控制晶体管阵列中指定的晶体管中有p组晶体管，各组晶体管是否选通均受所述运算比特序列控制，p为所述被运算比特序列的比特数；同一组晶体管具体用于选通地控制向所述m个mtj单元中记录有相同比特值的mtj的顶电极注入所述运算操作的电流，该相同比特值是所述被运算比特序列中同一比特位上的比特值。
[0157]
在以上内容的基础上，作为本发明公开的一种示例性运算操作的实例，执行半导体器件的运算操作，可以包括：
[0158]
a1)对m个mtj单元执行被运算比特序列的写入操作，其中在各mtj单元中形成比特位对齐，m为运算比特序列的比特数；
[0159]
a2)锁定与m个mtj单元对应的第一控制晶体管阵列中(指定的即当前被使用的)晶体管的选通时间，该选通时间之间呈2的指数倍增长或下降；
[0160]
a3)锁定与各mtj单元中mtj对应的第二控制晶体管阵列中晶体管的选通时间，该选通时间之间呈2的指数倍增长或下降，第二控制晶体管阵列中晶体管中有p组晶体管，各组晶体管是否选通均受字线上即将传输的运算比特序列控制，同一组晶体管具体用于选通地控制向m个mtj单元中记录有相同比特值的mtj的顶电极注入所述运算操作的电流，该相同比特值是所述被运算比特序列中同一比特位上的比特值(也因比特位已对齐)；
[0161]
a4)同时开启第一控制晶体管阵列中晶体管和第二控制晶体管阵列中晶体管，并在最长的选通时间结束之后，经pcsa得到流出m个mtj单元的电流的读出值，该读出值即运算结果。
[0162]
以上步骤a2)和a4)中锁定的选通时间即注入或流出电流的控制持续，锁定方式符合锁定值之间的关系。
[0163]
作为本发明公开的一种示例性的2
×
2位规模的运算操作的实例，如图13，被运算比特序列为01，运算比特序列位10(此时m取为2)，将被运算比特序列通过写入操作记录至2个mtj单元，例如mtju0、mtju1，mtju0中被使用的mtj
02
、mtj
03
对应的比特位从高至低分别为c02、c03，且mtj的状态对应的比特值分别为0、1，mtju1中mtj
12
、mtj
13
对应的比特位从高至低分别为c12、c13，且mtj的状态对应的比特值分别为0、1。第一控制晶体管阵列和第二控制晶体管阵列的晶体管选通时间以一个时钟周期t为单位时间。可通过配置与源线sl0、sl1对应的wpd2信号，将第一控制晶体管阵列晶体管q0、q1的选通时间锁定为2t1、t1；将与字线wl2对
应的一组晶体管q
02
、q
12
的选通时间锁定为2t2，将与字线wl3对应的一组晶体管q
03
、q
13
的选通时间锁定为t2(此时p取2)。由于运算比特序列为10，与字线wl3对应的一组晶体管q
03
、q
13
将分别被选择为选通、不选通，与字线wl2对应的一组晶体管q
02
、q
12
将分别被选择为选通、不选通。位线bl0～bl1预充电至电位v
dd
。
[0164]
在晶体管选通(控制)开始时，同时开启晶体管q0、q1以及晶体管q
02
、q
03
，开始对每个mtj单元进行读取操作。在第1个t1之后，读取流出mtju1的电流得到读出值01，读取流出mtju0的电流得到读出值00，01叠加00为01，在第1个t结束时刻时晶体管q1关闭；在第2个t1之后，读取流出mtju1的电流得到读出值01，第1个t后得到的读出值01叠加第2个t后的01，为10，在第2个t1结束时刻时晶体管q0关闭，选通(控制)结束，则最终读出值为10，同时该10＝01
×
10，因此，实现了磁存储半导体器件的乘法运算。其中叠加的实现是由前述pcsa中的计数器在2t时间之内持续增值/降值计数的结果，该结果可以即基于所述m个mtj单元的流出电流的读出值，确定的运算结果。
[0165]
作为本发明公开的一种示例性的4
×
3位规模的运算操作的实例，如图14，被运算比特序列为1011(十进制数11)，运算比特序列为110(十进制数6)，此时m取为3，将被运算比特序列写入3个mtj单元，例如mtju0、mtju1、mtju2，各个mtj单元可分别有或被使用4个mtj，mtju0中mtj
00
、mtj
01
、mtj
02
、mtj
03
对应的比特位从高至低分别为c00、c01、c02、c03，且mtj的状态对应的比特值分别为1、0、1、1，以此方式，完成3个mtj单元中被运算比特序列的写入操作，得到被运算比特序列的在各mtj单元中mtj状态对应的逻辑值记录情况表5。
[0166]
表5写入被运算比特序列后的3个mtj单元对应的逻辑值记录表
[0167]
比特位c00c01c02c03mtju0mtj
00
mtj
01
mtj
02
mtj
03
逻辑值1011比特位c10c11c12c13mtju1mtj
10
mtj
11
mtj
12
mtj
13
逻辑值1011比特位c20c21c22c23mtju2mtj
20
mtj
21
mtj
22
mtj
23
逻辑值1011
[0168]
在表5中，被运算比特序列可以视为在各mtj单元中形成了比特位对齐。第一控制晶体管阵列中此时使用3个晶体管，晶体管q0、q1、q2分别选通地控制mtju0、mtju1、mtju2的底电极be0、be1、be2电流流出，且经晶体管q0、q1、q2将mtju0、mtju1、mtju2的底电极be0、be1、be2连接至源极，通过sa得到各mtj单元的电流的读出值。其中，晶体管q0、q1、q2的选通时间分别被锁定为4t1、2t1、t1。位线bl0～bl2预充电至电位v
dd
。
[0169]
第二控制晶体管阵列中此时使用12个晶体管，晶体管q
00
、q
11
、q
12
、q
13
分别选通地控制mtj
00
、mtj
01
、mtj
02
、mtj
03
的顶电极的电流注入，晶体管q
00
、q
11
、q
12
、q
13
的选通时间分别被锁定为8t2、4t2、2t2、t2，晶体管q
00
、q
11
、q
12
、q
13
还分别被字线wl0、wl1、wl2、wl3控制，且可分为4组晶体管(此时p取为4)，运算比特序列被复制4份之后，经字线wl0、wl1、wl2、wl3传输与指定的比特位对应的(第二控制晶体管阵列中)晶体管的栅极，以此方式，完成其余mtj单元对应的第二控制晶体管阵列的配置。其中，与字线wl0连接的第一组晶体管为晶体管q
00
、q
10
、q20
，被选择为选通、选通、不选通；与字线wl1连接的第二组晶体管为晶体管q
01
、q
11
、q
21
，被选择为选通、选通、不选通；与字线wl2连接的第三组晶体管为晶体管q
02
、q
12
、q
22
，被选择为选通、选通、不选通；与字线wl3连接的第四组晶体管为晶体管q
03
、q
13
、q
23
，被选择为选通、选通、不选通；运算比特序列与第二控制晶体管阵列是否选通的关系如下表6。
[0170]
表6运算比特序列与第二控制晶体管阵列中晶体管选通的关系表
[0171][0172]
在晶体管选通开始时，同时开启晶体管q0、q1、q2，晶体管q
00
～q
03
，以及晶体管q
10
～q
13
，开始对每个mtj单元进行读取操作。在第1个t1之后，读取流出mtju2的电流得到读出值0000，读取流出mtju1的电流得到读出值1011，读取流出mtju0的电流得到读出值1011，叠加为10110，晶体管q2关闭。在第2个t1之后，读取流出mtju1的电流得到读出值1011，读取流出mtju0的电流得到读出值1011，二者叠加为10110，且在第1个t1之后得到的10110与该在第2个t1之后得到的10110叠加为101100，晶体管q1关闭。在第3个t1之后，读取流出mtju0的电流得到读出值1011，且在第2个t1之后得到的101100叠加在第3个t1之后得到的1011，为110111。在第4个t1之后，读取流出mtju0的电流得到读出值1011，且在第3个t1之后得到的110111叠加在第3个t1之后得到的1011，最终结果为1000010，即十进制数66，如下表7。
[0173]
表7第一控制晶体管阵列的选通时间、读出值和结果的记录表
[0174][0175]
需要说明的是，运算操作的电流包括运算操作中选通的各mtj单元的读取操作的电流以及还可包括未选通的mtj单元的流出电流，该流出电流的大小可为0或指定值，具有指定值的流出电流的方向可与读取操作的电流的方向一致。pcsa或计数器等元件数量以及具体线路连接的配置是可以根据产品特点调整的，具体叠加时刻和叠加方式也可以调整，
例如可在4个t1后将各mtj单元的读出值全部一次性叠加，或在4个t1内将各mtj单元的流出电流视为持续4个t1的电流脉冲波，获得该电流脉冲波的读出值。单位时间t1大于等于2
(p-1)
t2，单位时间t2可以是一个时钟周期时间，即t2可以等于前述读取操作中1个单位时间t，p为被运算比特序列的比特数，例如，在4
×
3位规模的运算操作的实例中，t1大于等于8t2。可以注意到的是，在运算操作中，对每个mtj单元的读取操作中第二控制晶体管阵列晶体管选通时间的配置与前述对mtj单元的独立读取操作中的相应配置是一致的，而是否选通取决于运算比特序列。运算操作、写入操作和读取操作可以配置与各操作对应的使能信号，以选择mtj单元需要执行的操作。
[0176]
在本发明实施例的前述的半导体器件中，控制单元先按照运算比特序列的比特数对被运算比特序列执行写入操作，锁定mtj单元的流出电流的晶体管和锁定各mtj单元中mtj的注入电流的晶体管的选通时间或控制持续时间，后对执行写入操作后的mtj单元进行读取操作，读出值即运算操作的运算结果，从而在前述的半导体器件内完成了乘法运算。值得注意的是，该乘法运算是通过上述写入操作、读取操作和晶体管的选通时间配置而实现的(以运算操作的电流为体现)，不需要在前述的半导体器件中额外引入乘法逻辑运算的器件，也不需要因乘法运算实现，而对控制单元中晶体管的布局和/或大小进行调整，即本发明实施例乘法运算的实现不会额外占用芯片面积、也不使用本发明实施例半导体器件外部逻辑元件的晶体管实现运算，进而突破了同等数据存储容量下半导体器件的功耗和芯片面积瓶颈。
[0177]
实施例2
[0178]
本发明实施例与实施例1属于同一发明构思，本发明实施例提供了半导体器件，该半导体器件可以包括：实施例1中的控制单元和mtj单元。
[0179]
控制单元可以包括至少3个晶体管，所述至少3个晶体管均形成于衬底；
[0180]
mtj单元可以包括至少2个mtj，所述至少2个mtj的结构均为纳米柱结构，所述纳米柱结构分别生长于所述至少3个晶体管中至少2个晶体管的区域，即任意一个mtj可生长形成于1个晶体管的区域，不占用额外的未使用的区域；
[0181]
所述至少2个mtj具有同一底电极，且各mtj具有独立的顶电极；
[0182]
所述至少2个mtj的顶电极分别与所述至少2个晶体管(一一对应地)连接，所述至少2个mtj的底电极与所述至少3个晶体管中(除开所述至少2个晶体管之外的)1个晶体管连接。
[0183]
在本发明实施例中，纳米柱结构可通过外延生长技术，在控制单元的晶体管所占用的衬底区域范围内生长形成，此晶体管可以是实施例1中的第二控制晶体管阵列中的晶体管，mtj的纳米柱结构将不消耗额外的衬底区域，也不会额外单独占用制成的芯片的面积。同时，本发明实施例实现了“(q+1)t(q)mtj”的结构，q为正整数，例如本发明实施例的8个mtj只需要9个控制晶体管，实现读取操作、写入操作和运算操作，仅需要2个单位时间完成写入操作，而现有存储器件是8个存储元(如sram中的晶体管)需要16个控制晶体管，实现读写操作，且需要9个单位时间完成写入操作，晶体管的数量对于芯片面积的影响非常大，本发明实施例改善了实现同等存储容量所需的芯片面积大小，且改善了同等芯片面积中存储单元的集成规模。
[0184]
实施例3
[0185]
本发明实施例与实施例1和2均属于同一发明构思，本发明实施例提供了半导体器件的操作方法，其中所述半导体器件可以是实施例1中的半导体器件，半导体器件可以包括n个mtj单元和控制单元，任一mtj单元包括至少两个mtj，n为正整数；所述控制单元用于对所述n个mtj单元执行写入操作和读取操作；该操作方法由所述控制单元执行，该操作方法可以包括：
[0186]
ae1)选通地控制所述写入操作的电流，将被运算比特序列写入至m个mtj单元中的mtj，m为运算比特序列的比特数；
[0187]
ae2)基于所述运算比特序列，选通地控制运算操作的电流，注入所述m个mtj单元中的mtj，以及用于控制流出所述m个mtj单元的电流，注入或流出电流的控制持续时间为锁定值与指定的单位时间的乘积值；
[0188]
所述控制单元用于基于所述m个mtj单元的流出电流的读出值，确定运算结果。
[0189]
在本发明实施例中，步骤ae1)可以按照实施例1中的“双周期1/0”写入操作的方式，对每个mtj单元进行写入操作。步骤ae2)可以按照实施例1中的运算操作的方式，控制电流并得到读出值。
[0190]
具体的，该操作方法可以包括：执行半导体器件的写入操作和读取操作。
[0191]
具体的，控制单元包括cmos逻辑单元；执行半导体器件的写入操作可以包括：
[0192]
在第一周期内，对指定的mtj单元中与选择的待写入比特位对应的mtj的顶电极施加第一vcma电压，并通过所述cmos逻辑单元和配置的sot电流，将待写入比特序列中第一类比特值，位对应地写入所述指定的mtj单元中；
[0193]
在第二周期内，对所述指定的mtj单元中与选择的待写入比特位对应的mtj的顶电极施加第二vcma电压，并通过所述cmos逻辑单元和配置的sot电流，将所述待写入比特序列中第二类比特值，位对应地写入所述指定的mtj单元中。
[0194]
具体的，执行半导体器件的读取操作可以包括：
[0195]
对与待读取的比特位对应的mtj的顶电极施加vcma电压，控制配置的sot电流注入该mtj，并确定流出该mtj所在mtj单元的电流的读出值。
[0196]
具体的，执行半导体器件的读取操作还可以包括：
[0197]
对指定的mtj单元中与待读取的至少两个比特位对应的mtj的顶电极施加vcma电压，控制配置的sot电流注入该mtj，并确定流出所述指定的mtj单元的电流的读出值，
[0198]
注入电流的控制持续时间在所述至少两个比特位之间呈2的指数倍增长或下降。
[0199]
实施例4
[0200]
本发明实施例与实施例1至3均属于同一发明构思，本发明实施例提供了存算芯片，或称为自旋存算一体芯片，该存算芯片可以包括实施例1和实施例2中所述的半导体器件。在一些应用场景中，前述的控制单元可以仅包括第一控制晶体管阵列、第二控制晶体管阵列和cmos逻辑单元，该存算芯片还可以包括响应读写控制器的指令的外围电路(可用于产生使能信号、时钟信号和脉冲宽度受控的电流/电压信号等)、行列译码器、预充电放大器、字线、位线、源线、和总线接口等存储芯片的元件。存算芯片可以具有芯片颗粒封装，每个芯片颗粒可以具有指定存储容量。
[0201]
本发明实施例还提供了集成电路产品。在第一种示例中，参见图15，该集成电路产品可以包括多颗前述的存算芯片403，该集成电路产品还可以包括芯片总线402和读写控制
器的芯片401，读写控制器的芯片401通过芯片总线402与存算芯片403连接。读写控制器的芯片401与任意一颗存算芯片是具有独立封装的不同芯片颗粒，芯片总线402实现在电路板400上，该电路板400设置有读写控制器的芯片401和存算芯片403的总线接口，该电路板400还可以设置有其他接口，其他接口可以用于供电和用于与使用该集成电路产品的设备连接或通信等，使用该集成电路产品的设备例如服务器、工控机、嵌入式设备、检测终端设备、计量终端设备等。
[0202]
在第二种示例中，参见图16，该集成电路产品可以包括：至少一个处理器411以及实施例1和2所述的半导体器件412，该半导体器件412经芯片内总线414与所述至少一个处理器411连接，至少一个处理器411可以与半导体器件412设置于同一芯片封装410。该集成电路产品可以是片上系统型芯片(system on chip，soc)或微控制器芯片(micro-controller unit，mcu)，该集成电路产品中可以还包括共同集成的存储器413，存储器413经总线414与至少一个处理器411，共同集成的存储器413可以包括只读存储器(rom，read-only memory)、静态随机存取存储器(static random access memory，sram)、闪存(flash memory)等。图15和图16是为了展示示例性产品模块的目的，实际芯片或产品的尺寸和布局等特点可根据需求的产品特点设计而调整。
[0203]
本发明实施例的集成电路产品使用前述半导体器件，有效解决了海量数据的传输与处理中的存储墙与功耗墙的问题，提高了数据存储和处理系统的稳定性、可靠性和处理效率。
[0204]
以上结合附图详细描述了本发明实施例的可选实施方式，但是，本发明实施例并不限于上述实施方式中的具体细节，在本发明实施例的技术构思范围内，可以对本发明实施例的技术方案进行多种简单变型，这些简单变型均属于本发明实施例的保护范围。
[0205]
另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本发明实施例对各种可能的组合方式不再另行说明。
[0206]
本领域技术人员可以理解实现上述实施例方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序存储在一个存储介质中，包括若干指令用以使得单片机、芯片或处理器(processor)执行本技术各个实施例所述方法的全部或部分步骤。而前述的存储介质可以是非瞬时的，存储介质可以包括：只读存储器、闪存等各种可以存储程序代码的介质。前述的cmos是complementary metal oxide semiconductor，即互补金属氧化物半导体，的缩写。
[0207]
此外，本发明实施例的各种不同的实施方式之间也可以进行任意组合，只要其不违背本发明实施例的思想，其同样应当视为本发明实施例所公开的内容。

技术特征：

1.一种半导体器件，其特征在于，该半导体器件包括：n个mtj单元，任一mtj单元包括至少两个mtj，n为正整数；控制单元，用于对所述n个mtj单元执行写入操作和读取操作；所述控制单元用于选通地控制所述写入操作的电流，将被运算比特序列写入至m个mtj单元中的mtj，m为运算比特序列的比特数；所述控制单元用于基于所述运算比特序列，选通地控制运算操作的电流，注入所述m个mtj单元中的mtj，以及用于控制流出所述m个mtj单元的电流，注入或流出电流的控制持续时间为锁定值与指定的单位时间的乘积值；所述控制单元用于基于所述m个mtj单元的流出电流的读出值，确定运算结果。2.根据权利要求1所述的半导体器件，其特征在于，所述m个mtj单元中，各mtj单元中mtj的注入电流的控制持续时间之间，被锁定为按照2的指数倍增长或下降；所述m个mtj单元的流出电流的控制持续时间之间，被锁定为按照2的指数倍增长或下降。3.根据权利要求2所述的半导体器件，其特征在于，所述运算结果被表示为在流出所述m个mtj单元的电流的控制持续时间全部结束之后，所述m个mtj单元的流出电流的读出值之和。4.根据权利要求2或3所述的半导体器件，其特征在于，所述运算结果是由第一类乘积值之和构成，所述第一类乘积值为所述m个mtj单元中，各mtj单元的单元运算值与各自对应的锁定值的乘积值；所述单元运算值是由第二类乘积值之和构成，所述第二类乘积值为所述m个mtj单元中一个mtj单元中，各mtj的流出电流的读出值与各自对应的锁定值的乘积值。5.根据权利要求2所述的半导体器件，其特征在于，所述任一mtj单元中全部mtj共享同一个底电极，各个mtj具有独立的顶电极。6.根据权利要求5所述的半导体器件，其特征在于，所述控制单元包括第一控制晶体管阵列和第二控制晶体管阵列；所述第一控制晶体管阵列中指定的晶体管用于选通地控制所述m个mtj单元的底电极流出的电流，其中，该指定的晶体管的选通时间之间，被锁定为按照2的指数倍增长或下降；所述第二控制晶体管阵列中指定的晶体管用于选通地控制向所述m个mtj单元中指定的mtj的顶电极注入所述运算操作的电流，其中，该指定的晶体管的选通时间之间，被锁定为按照2的指数倍增长或下降。7.根据权利要求6所述的半导体器件，其特征在于，所述第二控制晶体管阵列中指定的晶体管中有p组晶体管，各组晶体管是否选通均受所述运算比特序列控制，p为所述被运算比特序列的比特数；同一组晶体管具体用于选通地控制向所述m个mtj单元中记录有相同比特值的mtj的顶电极注入所述运算操作的电流，该相同比特值是所述被运算比特序列中同一比特位上的比特值。8.根据权利要求6所述的半导体器件，其特征在于，所述m个mtj单元中，第j个mtj单元流出的电流的选通时间为2
j-1
t1，j取1至所述运算比
特序列的比特数，t1为指定的单位时间；与所述第j个mtj单元对应的锁定值为2
j-1
。9.根据权利要求8所述的半导体器件，其特征在于，在所述m个mtj单元的任意一个mtj单元中，注入与第i个比特位对应的mtj的电流的选通时间为2
i-1
t2，i取1至所述被运算比特序列的比特数，t2为指定的单位时间，与该mtj对应的锁定值为2
i-1
。10.根据权利要求6所述的半导体器件，其特征在于，所述第一控制晶体管阵列中第r个晶体管，与所述任一mtj单元中的底电极连接且还与第p条源线连接，用于选通地控制流出所述任一mtj单元的电流，r、p为正整数。11.根据权利要求10所述的半导体器件，其特征在于，所述第二控制晶体管阵列中第c个晶体管，与所述任一mtj单元中相应mtj的顶电极连接，且还分别与第n条位线和第m条字线连接，用于选通地控制注入该相应mtj的电流，c、n、m为正整数。12.根据权利要求1所述的半导体器件，其特征在于，该半导体器件是自旋磁存储单元；所述运算操作的电流的值小于所述写入操作的电流的值，所述运算操作的电流的方向与所述读取操作的电流的方向相同。13.根据权利要求5所述的半导体器件，其特征在于，所述控制单元包括cmos逻辑单元；所述控制单元用于在所述写入操作的第一周期内，对指定的mtj单元中与选择的待写入比特位对应的mtj的顶电极施加第一vcma电压，并通过所述cmos逻辑单元和配置的sot电流，将待写入比特序列中第一类比特值，位对应地写入所述指定的mtj单元中；所述控制单元用于在所述写入操作的第二周期内，对所述指定的mtj单元中与选择的待写入比特位对应的mtj的顶电极施加第二vcma电压，并通过所述cmos逻辑单元和配置的sot电流，将所述待写入比特序列中第二类比特值，位对应地写入所述指定的mtj单元中。14.根据权利要求13所述的半导体器件，其特征在于，所述cmos逻辑单元包括同或门和与门。15.根据权利要求5所述的半导体器件，其特征在于，所述控制单元用于在所述读取操作中，对与待读取的比特位对应的mtj的顶电极施加vcma电压，控制配置的sot电流注入该mtj，并确定流出该mtj所在mtj单元的电流的读出值。16.根据权利要求5所述的半导体器件，其特征在于，所述控制单元用于在所述读取操作中，对指定的mtj单元中与待读取的至少两个比特位对应的mtj的顶电极施加vcma电压，控制配置的sot电流注入该mtj，并确定流出所述指定的mtj单元的电流的读出值，注入电流的控制持续时间在所述至少两个比特位之间呈2的指数倍增长或下降。17.一种半导体器件，其特征在于，该半导体器件包括：控制单元，包括至少3个晶体管，所述至少3个晶体管均形成于衬底；mtj单元，包括至少2个mtj，所述至少2个mtj的结构均为纳米柱结构，所述纳米柱结构分别生长于所述至少3个晶体管中至少2个晶体管的区域；
所述至少2个mtj具有同一底电极，且各mtj具有独立的顶电极；所述至少2个mtj的顶电极分别与所述至少2个晶体管连接，所述至少2个mtj的底电极与所述至少3个晶体管中1个晶体管连接。18.一种半导体器件的操作方法，其特征在于，其中所述半导体器件包括n个mtj单元和控制单元，任一mtj单元包括至少两个mtj，n为正整数；所述控制单元用于对所述n个mtj单元执行写入操作和读取操作；该操作方法由所述控制单元执行，该操作方法包括：选通地控制所述写入操作的电流，将被运算比特序列写入至m个mtj单元中的mtj，m为运算比特序列的比特数；基于所述运算比特序列，选通地控制运算操作的电流，注入所述m个mtj单元中的mtj，并控制流出所述m个mtj单元的电流，注入或流出电流的控制持续时间为锁定值与指定的单位时间的乘积值；基于所述m个mtj单元的流出电流的读出值，确定运算结果。19.一种存算芯片，其特征在于，该存算芯片包括权利要求1至17中任意一项权利要求所述的半导体器件。20.一种集成电路产品，该集成电路产品包括：至少一个处理器以及权利要求1至17中任意一项权利要求所述的半导体器件，该半导体器件与所述至少一个处理器连接；或者，该集成电路产品包括：权利要求19所述的存算芯片。

技术总结

本发明提供一种半导体器件、存算芯片、集成电路产品及操作方法，属于半导体器件技术领域。所述半导体器件包括：N个MTJ单元，任一MTJ单元包括至少两个MTJ；控制单元，用于对所述N个MTJ单元执行写入操作和读取操作；所述控制单元用于选通地控制所述写入操作的电流，将被运算比特序列写入至M个MTJ单元中的MTJ，M为运算比特序列的比特数；所述控制单元用于基于所述运算比特序列，选通地控制运算操作的电流，注入所述M个MTJ单元中的MTJ，以及用于控制流出所述M个MTJ单元的电流，注入或流出电流的控制持续时间为锁定值与单位时间的乘积值；所述控制单元用于基于所述M个MTJ单元的流出电流的读出值，确定运算结果。本发明可用于提供具有运算能力的磁存储器和芯片。有运算能力的磁存储器和芯片。有运算能力的磁存储器和芯片。