一种电压生成电路及存储器的制作方法

1.本公开实施例涉及半导体电路设计领域，特别涉及一种电压生成电路及存储器。

背景技术：

2.动态随机存储器(dynamic random access memory，dram)由于其存储密度高、传输速度快等特点，广泛应用于现代电子系统中。随着半导体技术的发展，dram技术越来越先进，存储单元的集成度越来越高；同时，各种不同的应用对dram的性能、功耗和可靠性等也都要求越来越高。
3.对于动态随机存储器而言，伴随着动态随机存储器内晶体管的开启和关闭，动态随机存储器的驱动模块都会消耗一定的电流，且驱动模块消耗的电路与晶体管开启和关闭的频率有关，因此有必要设计一种电压生成电路减少驱动模块消耗的电流。

技术实现要素：

4.本公开实施例提供一种电压生成电路及存储器，至少可以减少驱动模块消耗的电流。
5.根据本公开一些实施例，本公开实施例一方面提供一种电压生成电路，包括：延时模块，被配置为，接收第一控制信号，所述第一控制信号包括交替出现的第一电平状态、第二电平状态以及由所述第一电平状态跳变为所述第二电平状态的变化沿，所述延时模块以预设时长延时所述变化沿，以生成第二控制信号；驱动模块，被配置为，接收所述第二控制信号，并响应于所述第二控制信号，生成并输出第三控制信号；开关模块，连接在电源节点以及输出节点之间，被配置为，接收所述第三控制信号，并响应于所述第三控制信号导通或截止所述电源节点与所述输出节点之间的传输路径。
6.在一些实施例中，所述延时模块包括：或门，所述或门的一输入端接收所述第一控制信号，所述或门的输出端与所述驱动模块的输入端连接；延时电路，所述延时电路的输入端接收所述第一控制信号，所述延时电路的输出端与所述或门的另一输入端连接。
7.在一些实施例中，所述延时电路包括：偶数个反相器串联，且第一级的所述反相器的输入端接收所述第一控制信号，最后一级的所述反相器的输出端与所述或门的输入端连接。
8.在一些实施例中，所述驱动模块包括：反相单元，所述反相单元的输入端与所述延时模块的输出端连接，所述反相单元的输出端与所述开关模块的输入端连接。
9.在一些实施例中，所述反相单元包括：上拉单元，被配置为，接收所述第二控制信号的所述第一电平状态，生成并输出所述第二电平状态；下拉单元，被配置为，接收所述第二控制信号的所述第二电平状态，生成并输出所述第一电平状态。
10.在一些实施例中，所述上拉单元包括：第一pmos管，所述第一pmos管的栅极接收所述第二控制信号，所述第一pmos管的源极与电源节点连接，所述第一pmos管的漏极作为所述驱动模块的输出端；所述下拉单元包括：nmos管，所述nmos管的栅极接收所述第二控制信
号，所述nmos管的源极接地，所述nmos管的漏极与所述第一pmos管的漏极连接，作为所述驱动模块的输出端。
11.在一些实施例中，所述开关模块包括：多个第二pmos管，多个所述第二pmos管并联连接，所述第二pmos管的栅极接收所述第三控制信号，多个所述第二pmos管的源极与电源节点连接，所述第二pmos管的漏极与所述输出节点连接。
12.在一些实施例中，所述第一pmos管的沟道宽长比小于所述第二pmos管的沟道宽长比。
13.在一些实施例中，还包括：功能模块，所述功能模块与所述输出节点连接，所述功能模块包括：第三pmos管，被配置为：驱动所述功能模块，且所述第一pmos管的沟道宽长比小于所述第三pmos管的沟道宽长比。
14.在一些实施例中，所述第一pmos管的沟道宽长比小于所述nmos管的沟道宽长比的1.5倍。
15.在一些实施例中，所述第一pmos管的沟道宽长比小于或等于6。
16.在一些实施例中，所述上拉单元包括：串联的多个第一pmos管，且所述第一pmos管的栅极都与所述延时模块的输出端连接，第一级的所述第一pmos管的源极与电源节点连接，最后一级的所述第一pmos管的漏极作为所述驱动模块的输出端。
17.根据本公开一些实施例，本公开实施例另一方面还提供一种存储器，包括如上述的电压生成电路；功能模块，所述功能模块与所述输出节点连接，所述功能模块响应于所述电源节点工作。
18.本公开实施例提供的技术方案至少具有以下优点：通过延时模块将接收到的第一控制信号进行延时处理，从而将第一控制信号以预设时长延时变化沿，以生成第二控制信号，通过设置驱动模块响应于第二控制信号生成并输出第三控制信号，通过开关模块响应于第三控制信号并导通或者截止电源节点与输出节点之间的传输路径，从而可以减少周期内导通和截止电源节点与输出节点之间的传输路径的频率，进而可以减少驱动模块上消耗的电流。
附图说明
19.一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
20.图1为本公开一实施例提供的一种电压生成电路的电路结构示意图；
21.图2为本公开一实施例提供的一种电压生成电路的信号波动图；
22.图3为本公开另一实施例提供的一种电压生成电路的电路结构示意图；
23.图4为本公开另一实施例提供的一种延时模块的电路结构示意图；
24.图5为本公开另一实施例提供的一种电压生成电路的电路结构示意图；
25.图6为本公开另一实施例提供的一种信号波动图；
26.图7为本公开另一实施例提供的另一种信号波动图；
27.图8为本公开另一实施例提供的一种存储器的电路结构示意图。
具体实施方式
28.参考图1及图2，图1及图2为本公开相关技术提供的电路结构示意图及信号波动图，当pmos管100导通时，通过驱动模块110向第二控制信号充电，导致驱动模块消耗电源电压，随着pmos管100的频繁导通和截止，驱动模块110频繁的消耗电源电压，且可以理解的是，在一整个周期时间t内，时间t1越小，pmos管100的导通和截止的频率也就越大，驱动模块消耗的电流也就越大。
29.本公开实施提供一种电压生成电路，通过延时模块将第一控制信号的第一电平跳变为第二电平状态的变化沿进行延时，以生成第二控制信号，通过设置驱动模块响应于第二控制信号生成并输出第三控制信号，通过改变第三控制信号的占空比，改变第三控制信号的频率，从而减少周期时间t内驱动模块消耗的电流。
30.下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
31.参考图3至图7，其中，图3为本公开实施例提供的一种电压生成电路的电路结构示意图，图4为本公开实施例提供的一种延时模块的电路结构示意图，图5为本公开实施例提供的一种电压生成电路的电路结构示意图，图6为本公开实施例提供的一种信号波动图，图7为本公开实施例提供的另一种信号波动图。
32.电压生成电路包括：延时模块200，被配置为，接收第一控制信号vctrl1，第一控制信号vctrl1包括交替出现的第一电平状态、第二电平状态以及由第一电平状态跳变为第二电平状态的变化沿，延时模块200以预设时长延时变化沿，以生成第二控制信号vctrl2。
33.驱动模块210，被配置为，接收第二控制信号vctrl2，并响应于第二控制信号vctrl2，生成并输出第三控制信号vctrl3。
34.开关模块220，连接在电源节点以及输出节点之间，被配置为，接收第三控制信号vctrl3，并响应于第三控制信号vctrl3导通或截止电源节点230与输出节点240之间的传输路径。
35.具体的，第一控制信号vctrl1经过延时模块200之后输出第二控制信号vctrl2，第二控制信号vctrl2相较于第一控制信号vctrl1而言，变化沿存在单沿延迟，使得驱动模块210输出的第三控制信号vctrl3出现变化，即屏蔽第三控制信号vctrl3的部分高频，减少这部分被屏蔽的高频消耗的电流，通过屏蔽第三控制信号vctrl3的部分高频可以减少在周期时间内截止电源节点230与输出节点240之间传输路径的频率，当电源节点230与输出节点240之间传输路径由导通变为截止时，驱动模块210会消耗电流，通过减少周期时间内截止电源节点230与输出节点240之间传输路径的频率可以减少驱动模块210上消耗的电流。
36.对于延时模块200，在一些实施例中延时模块200包括：或门201，或门201的一输入端接收第一控制信号vctrl1，或门201的输出端与驱动模块210的输入端连接；延时电路202，延时电路202的输入端接收第一控制信号vctrl1，延时电路202的输出端与或门201的另一输入端连接。
37.以第一电平状态为高电平状态，第二电平状态为低电平状态为例，以第一控制信号vctrl1包括第一周期和第二周期为例，其中，第一周期的时间为t1，第二周期的时间为td，延后的时间为td，在第一周期t1时间内包括一个第一电平状态，一个第一变化沿及一个第二电平状态，第二周期内包括一个第一电平状态，延时电路202的输入端接收第一控制信号vctrl1，输出的信号仅是将第一控制信号vctrl1进行延时，也就是说将第一电平状态延时输入，或门201接收第一控制信号vctrl1及延时电路202输出的信号，并根据或门201的工作原理可知，当第一控制信号vctrl1及延时电路202输出的信号都为低电平状态时，或门201输出的信号才为低电平，因此输出的第二控制信号vctrl2相较于第一控制信号vctrl1而言，对于第一周期，通过或门201延长了第一电平状态，缩短了第二电平状态，且延后了变化沿的变化时间，对于第二周期，通过或门201延长了第一电平状态，且消除了第二周期的第一变化沿，减少了第一控制信号vctrl1内出现第一变化沿的频率，也就是减少了第三控制信号vctrl3控制截止电源节点230与输出节点240之间传输路径的频率，从而可以减少驱动模块210上消耗的电流。
38.在一些实施例中，参考图7，以一个下降沿、一个第一电平状态，一个上升沿及一个第二电平状态所需的总时间为t1为例，其中第一电平状态的时间可以为t1/2，下降沿及上升沿的时间忽略不计，第二电平状态的时间可以为t1/2，延时电路202将第一电平状态的时间延迟t1/4，也就是说，td＝t1/4，或门201接收到的第一控制信号vctrl1的中第一电平状态的时间为t1/2，且当第一控制信号vctrl1变为第二电平状态时，或门201接收来自延时电路202延迟后的第一电平状态，因此，或门201输出的信号为第一电平状态的时间为t1的3/4，输出的第二电平状态的时间为t1的1/4，通过延迟模块可以改变第二控制信号vctrl2的占空比，可以使得第二控制信号vctrl2的高电平信号占整个t1时间的3/4，使得第三控制信号vctrl3的高电平信号占整个t1时间的1/4，也就是减少了第三控制信号vctrl3的高电平信号的时间，且将第三控制信号vctrl3的上升沿延后t1/4。
39.需要说明的是，上述中变化沿的时间忽略不计仅是为了便于说明，实际上从第一电平状态变为第二电平状态是需要一定时间的。
40.参考图5及图7，以延时电路202延迟时间为td为例，结合图7所示的信号波动图及图5所示的电路图，将第一控制信号vctrl1的高电平状态延长td时间得到第二控制信号vctrl2，将第二控制信号vctrl2反相得到第三控制信号vctrl3，相较于相关技术，第三控制信号vctrl3的低电平信号延长td时间，在td时间后，第二控制信号vctrl2由高电平状态变为低电平状态，第一pmos管214导通，电源节点230向开关模块充电，第三控制信号vctrl3变为高电平状态，驱动模块210消耗电源节点230提供的电流，开关模块220截止，通过采用单沿延迟的方式，可以延长第三控制信号vctrl3中低电平信号的占比，且屏蔽第三控制信号vctrl3的部分高频，减少这部分被屏蔽的高频消耗的电流，通过屏蔽第三控制信号vctrl3的部分高频可以减少在周期时间内截止电源节点230与输出节点240之间传输路径的频率，减少驱动模块210消耗的电流。
41.可以理解的是，延迟时间td小于t1/2，可以理解的是，当延迟时间td大于t1/2可能出现开关模块220始终处于导通状态，通过设置延迟时间td小于t1/2可以保证电压生成电路的控制的开关模块220正常的开启与关闭的前提下，减少驱动模块210消耗的电流。
42.在一些实施例中，还可以绘制延迟时间td与驱动模块210消耗的电流大小的曲线
图，且可以选取驱动模块210消耗的电流变化平缓时的延迟时间td作为延时模块200需要延迟的第一控制信号vctrl1的延迟时间。
43.可以理解的是，上述中电流变化平缓是指在以延迟时间td为横轴，消耗的电流大小为纵轴的曲线图中，斜率的绝对值小于1/4的部分。
44.需要说明的是，上述时间周期、第一电平状态为高电平状态及第二电平状态为低电平状态均是为便于理解进行的举例说明，并非对特征的限定。
45.在一些实施例中，延时电路202还可以包括：偶数个反相器203串联，且第一级的反相器203的输入端接收第一控制信号vctrl1，最后一级的反相器203的输出端与或门201的输入端连接，通过偶数个反相器203串联可以不改变第一控制信号vctrl1对应的电平信号的同时对第一控制信号vctrl1进行延时，从而可以为后续减少导通和截止电源节点230与输出节点240之间的传输路径的频率提供基础，进而减少驱动模块210上消耗的电流。
46.可以理解的是，可以通过调整反相器203的沟道宽度或者长度进而调整反相器203延迟第一控制信号vctrl1的时间，或者可以通过改变反相器203的数量以控制反相器203延迟第一控制信号vctrl1的时间。
47.关于驱动模块210，在一些实施例中，驱动模块210可以包括：反相单元211，反相单元211的输入端与延时模块200的输出端连接，反相单元211的输出端与开关模块220的输入端连接，通过反相单元211将接收到的第二控制信号vctrl2进行反相以输出第三控制信号vctrl3，通过第三控制信号vctrl3控制电源节点230与输出节点240之间的传输路径的导通与截止，且通过设置驱动模块210包括反相单元211可以增加驱动模块210的驱动能力。
48.在一些实施例中，反相单元211包括：上拉单元212，被配置为，接收第二控制信号vctrl2的第一电平状态，生成并输出第二电平状态；下拉单元213，被配置为，接收第二控制信号vctrl2的第二电平状态，生成并输出第一电平状态。通过上拉单元212将第一电平状态转化为第二电平状态，通过下拉单元213将第二电平状态转化为第一电平状态，从而实现反相单元将第二控制信号vctrl2进行反相的目的。在一些实施例中，上拉单元212包括：第一pmos管214，第一pmos管214的栅极接收第二控制信号vctrl2，第一pmos管214的源极与电源节点230连接，第一pmos管214的漏极作为驱动模块210的输出端；下拉单元213包括：nmos管215，nmos管215的栅极接收第二控制信号vctrl2，nmos管215的源极接地，nmos管215的漏极与第一pmos管214的漏极连接，作为驱动模块210的输出端。以第一电平状态为低电平信号，第二电平状态为高电平信号为例，当第二控制信号vctrl2处于第一电平状态时，第一pmos管214导通，电源节点230向开关模块220输出高电平信号，也就是将第一电平状态转化为第二电平状态，当第二控制信号vctrl2处于第二电平状态时，nmos管215导通，电流流向nmos管215的源极，通过地端进行泄放，从而将第二电平状态转化为第一电平状态。
49.在另一些实施例中，反相单元211还将是其他具有反相功能的电路，仅需实现输出的第三控制信号vctrl3的信号波形与第二控制信号vctrl2的信号波形反相即可。
50.在一些实施例中，上拉单元212包括：串联的多个第一pmos管214，且第一pmos管214的栅极都与延时模块200的输出端连接，第一级的第一pmos管214的源极与电源节点连接，最后一级的第一pmos管214的漏极作为驱动模块210的输出端。可以理解的是，串联的第一pmos管214可以等效为减小了第一pmos管214的沟道宽长比，通过减小第一pmos管214的沟道宽长比可以减弱第一pmos管214传输电流的能力，减小驱动模块210输出端的电流峰
值，从而形成在保证开关模块220及时导通的同时减缓开关模块220导通的速度，由于开关模块220及时导通与否对功能模块的影响较大，及时关闭与否与功能模块的影响较小，因此，上述技术手段可以在不影响功能模块性能的情况下降低驱动模块210的电流消耗，减慢第二pmos管221的关闭，减小驱动模块210消耗电流的能力，进而可以减少驱动模块210消耗的电流。
51.在一些实施例中，导通和截止电源节点230与输出节点240之间的传输路径的频率较高，通过减小第一pmos管214的沟道宽长比，减慢第二pmos管221的关闭，可以实现在第三控制信号vctrl3的电平未完全上升至高电平信号时，将第三控制信号vctrl3拉低为低电平信号，重新打开第一pmos管214，从而有利于降低驱动模块210的电流消耗。
52.可以理解的是，对于驱动模块210，及时打开第一pmos管是有必要的，然而及时打开第一pmos管214导致功能模块的耗电增加，会有设置在功能模块的器件降低功能模块的耗电，在此不对功能模块的耗电进行考虑。
53.总的来说，电压生成电路的工作原理可以是，向延时模块200输入第一控制信号vctrl1，分别向或门201的一输入端及延时电路202的一输入端进行输入第一控制信号vctrl1，因此或门201接收第一控制信号vctrl1的信号以及经过延时的第一控制信号vctrl1，根据或门201的工作原理，当第一控制信号vctrl1或者是经过延时的第一控制信号vctrl1任意一者处于高电平状态时，经由或门201输出的信号为高电平，因此第二控制信号vctrl2相较于第一控制信号vctrl1而言，去除了部分第一控制信号vctrl1的高频，以使在经过相同的时间周期，第二控制信号vctrl2的频率降低，控制电源节点230与输出节点240之间传输路径截止的频率降低，进而可以减少驱动模块210消耗的电流。
54.在一些实施例中，开关模块220包括：多个第二pmos管221，多个第二pmos管221并联连接，第二pmos管221的栅极接收第三控制信号vctrl3，多个第二pmos管221的源极与电源节点230连接，第二pmos管221的漏极与输出节点240连接。通过设置多个第二pmos管221可以提高开关模块220的可靠性，也就是说，只要开关模块220中任意一个第二pmos管221功能完好即可实现开关模块220控制电源节点230与输出节点240之间的传输路径导通与截止的功能。
55.在一些实施例中，第一pmos管214的沟道宽长比小于第二pmos管221的沟道宽长比，可以理解的是，第一pmos管214的驱动能力越小，第一pmos管214消耗电流的能力越低，第三控制信号vctrl3从低电平信号变为高电平信号所需的时间也就越长，第二pmos管221关闭的时间增加，驱动模块210消耗的电流相应减小。
56.在一些实施例中，还包括：功能模块250，功能模块250与输出节点240连接，功能模块250包括：第三pmos管，被配置为：驱动功能模块250，且第一pmos管214的沟道宽长比小于第三pmos管的沟道宽长比，通过选用沟道宽长比较小的第一pmos管214可以减慢第二pmos管221的关闭，从而可以减少驱动模块210消耗的电流。
57.在一些实施例中，第一pmos管214的沟道宽长比小于nmos管215的沟道宽长比的1.5倍。可以理解的是，通常情况下，驱动模块210中的第一pmos管214的沟道宽长比大于或等于nmos管215的沟道宽长比的2倍，本公开实施例通过设置第一pmos管214的沟道宽长比小于nmos管215的沟道宽长比的1.5倍可以减小第一pmos管214的沟道宽长比，减小第一pmos管214消耗电流的能力，且可以减慢第二pmos管221的关闭，可以减少驱动模块210消耗
的电流。
58.在一些实施例中，第一pmos管214的沟道宽长比小于或等于6，可以理解的是，通常情况下，驱动模块210中的第一pmos管214的沟道宽长比为7.5～8.5之间，通过设置第一pmos管214的沟道宽长比小于或等于6可以减小第一pmos管的沟道宽长比，减小第一pmos管214消耗电流的能力，且可以减慢第二pmos管221的关闭，进而可以减少驱动模块210消耗的电流。
59.参考图6，图6为减小第一pmos管214的沟道宽长比后的信号波动图，可以看出，当第一pmos管214的沟道宽长比减小后，第三控制信号vctrl3从低电平信号变为高电平信号所需的时间增加，相应的驱动模块210消耗的电流变小。
60.本公开实施例通过延时模块200将接收到的第一控制信号vctrl1进行延时处理，从而将第一控制信号vctrl1以预设时长延时变化沿，以生成第二控制信号vctrl2，通过设置驱动模块210响应于第二控制信号vctrl2生成并输出第三控制信号vctrl3，通过开关模块220响应于第三控制信号vctrl3并导通或者截止电源节点230与输出节点240之间的传输路径，通过改变屏蔽第三控制信号vctrl3的部分高频以改变第三控制信号vctrl3的频率，从而可以减少周期时间t内驱动模块210消耗的电流。
61.值得一提的是，本实施例中所涉及到的各单元均为逻辑单元，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本技术的创新部分，本实施例中并没有将与解决本技术所提出的技术问题关系不太密切的单元引入，但这并不表明本实施例中不存在其它的单元。
62.本公开实施例所涉及的术语“第一”、“第二”、“第三”警示用于区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一”、“第二”、“第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够除了在这里图示或描述的以外的顺序实施。
63.需要说明的是，上述实施例所提供的电压生成电路中所揭露的特征，在不冲突的情况下可以任意组合，可以得到新的电压生成电路实施例。
64.参考图8，本公开另一实施例还提供一种存储器，可以包括上述电压生成电路；功能模块250，功能模块250与输出节点240连接，功能模块250响应于电源节点230工作。
65.本公开实施例通过延时模块200将接收到的第一控制信号vctrl1进行延时处理，从而在功能模块250在关闭的时候，延迟功能模块250的关闭时间，以使在预设时间周期内，减少驱动模块210的关闭和导通的频率，从而可以减少周期时间内驱动模块210消耗的电流。
66.总的来说，存储器的工作原理为：第一控制信号vctrl1经由延时模块200变为第二控制信号vctrl2，第二控制信号vctrl2相交与第一控制信号vctrl1而言，处于高电平状态的时间增加，且由高电平状态变为低电平状态的时间延后，第二控制信号vctrl2经过驱动模块210进行反相，以输出第三控制信号vctrl3，第三控制信号vctrl3控制开关模块220的导通与关闭，进而控制电源节点230以及输出节点240之间的传输路径导通或者关闭，进而控制功能模块240工作。
67.需要说明的是，存储器可以是基于半导体装置或组件的存储单元或装置。例如，存储器装置可以是易失性存储器，例如动态随机存取存储器dram、同步动态随机存取存储器
sdram、双倍数据速率同步动态随机存取存储器ddr sdram、低功率双倍数据速率同步动态随机存取存储器lpddr sdram、图形双倍数据速率同步动态随机存取存储器gddr sdram、双倍数据速率类型双同步动态随机存取存储器ddr2 sdram、双倍数据速率类型三同步动态随机存取存储器ddr3 sdram、双倍数据速率第四代同步动态随机存取存储器ddr4 sdram、晶闸管随机存取存储器tram等；或者可以是非易失性存储器，例如相变随机存取存储器pram、磁性随机存取存储器mram、电阻式随机存取存储器rram等。
68.本公开实施例通过上述实施例提供的电压生成电路进行供电，以控制功能模块240的工作与关闭，且可以减少电压生成电路中驱动模块210消耗的电流，从而可以减少电源需求的负担，提高模块正常工作的可靠性。
69.本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开实施例的精神和范围。任何本领域技术人员，在不脱离本公开实施例的精神和范围内，均可作各自更动与修改，因此本公开实施例的保护范围应当以权利要求限定的范围为准。

技术特征：

1.一种电压生成电路，其特征在于，包括：延时模块，被配置为，接收第一控制信号，所述第一控制信号包括交替出现的第一电平状态、第二电平状态以及由所述第一电平状态跳变为所述第二电平状态的变化沿，所述延时模块以预设时长延时所述变化沿，以生成第二控制信号；驱动模块，被配置为，接收所述第二控制信号，并响应于所述第二控制信号，生成并输出第三控制信号；开关模块，连接在电源节点以及输出节点之间，被配置为，接收所述第三控制信号，并响应于所述第三控制信号导通或截止所述电源节点与所述输出节点之间的传输路径。2.根据权利要求1所述的电压生成电路，其特征在于，所述延时模块包括：或门，所述或门的一输入端接收所述第一控制信号，所述或门的输出端与所述驱动模块的输入端连接；延时电路，所述延时电路的输入端接收所述第一控制信号，所述延时电路的输出端与所述或门的另一输入端连接。3.根据权利要求2所述的电压生成电路，其特征在于，所述延时电路包括：偶数个反相器串联，且第一级的所述反相器的输入端接收所述第一控制信号，最后一级的所述反相器的输出端与所述或门的输入端连接。4.根据权利要求1所述的电压生成电路，其特征在于，所述驱动模块包括：反相单元，所述反相单元的输入端与所述延时模块的输出端连接，所述反相单元的输出端与所述开关模块的输入端连接。5.根据权利要求4所述的电压生成电路，其特征在于，所述反相单元包括：上拉单元，被配置为，接收所述第二控制信号的所述第一电平状态，生成并输出所述第二电平状态；下拉单元，被配置为，接收所述第二控制信号的所述第二电平状态，生成并输出所述第一电平状态。6.根据权利要求5所述的电压生成电路，其特征在于，所述上拉单元包括：第一pmos管，所述第一pmos管的栅极接收所述第二控制信号，所述第一pmos管的源极与电源节点连接，所述第一pmos管的漏极作为所述驱动模块的输出端；所述下拉单元包括：nmos管，所述nmos管的栅极接收所述第二控制信号，所述nmos管的源极接地，所述nmos管的漏极与所述第一pmos管的漏极连接，作为所述驱动模块的输出端。7.根据权利要求6所述的电压生成电路，其特征在于，所述开关模块包括：多个第二pmos管，多个所述第二pmos管并联连接，所述第二pmos管的栅极接收所述第三控制信号，多个所述第二pmos管的源极与电源节点连接，所述第二pmos管的漏极与所述输出节点连接。8.根据权利要求7所述的电压生成电路，其特征在于，所述第一pmos管的沟道宽长比小于所述第二pmos管的沟道宽长比。9.根据权利要求6所述的电压生成电路，其特征在于，还包括：功能模块，所述功能模块与所述输出节点连接，所述功能模块包括：第三pmos管，被配置为：驱动所述功能模块，且所述第一pmos管的沟道宽长比小于所述第三pmos管的沟道宽长比。10.根据权利要求6所述的电压生成电路，其特征在于，所述第一pmos管的沟道宽长比小于所述nmos管的沟道宽长比的1.5倍。
11.根据权利要求6所述的电压生成电路，其特征在于，所述第一pmos管的沟道宽长比小于或等于6。12.根据权利要求5所述的电压生成电路，其特征在于，所述上拉单元包括：串联的多个第一pmos管，且所述第一pmos管的栅极都与所述延时模块的输出端连接，第一级的所述第一pmos管的源极与电源节点连接，最后一级的所述第一pmos管的漏极作为所述驱动模块的输出端。13.一种存储器，其特征在于，包括：如权利要求1-12任一项所述的电压生成电路；功能模块，所述功能模块与所述输出节点连接，所述功能模块响应于所述电源节点工作。

技术总结

本公开实施例涉及半导体电路设计领域，提供一种电压生成电路及存储器，其中，电压生成电路包括：延时模块，被配置为，接收第一控制信号，第一控制信号包括交替出现的第一电平状态、第二电平状态以及由第一电平状态跳变为第二电平状态的变化沿，延时模块以预设时长延时变化沿，以生成第二控制信号；驱动模块，被配置为，接收第二控制信号，并响应于第二控制信号，生成并输出第三控制信号；开关模块，连接在电源节点以及输出节点之间，被配置为，接收第三控制信号，并响应于第三控制信号导通或截止电源节点与输出节点之间的传输路径。可以减少驱动模块消耗的电流。动模块消耗的电流。动模块消耗的电流。