一种存内计算电路及方法和阻变型存储器

1.本发明涉及阻变存储器技术领域，更为具体地说，涉及一种存内计算电路及方法和阻变型存储器。

背景技术：

2.通过有效减少由频繁访存带来的功耗与延迟，基于新型非挥发存储器的存内计算技术有望大幅度提升计算能效与算力，从而为以人工智能为代表的以数据为中心的计算任务提供硬件支撑。其中，阻变型存储器(rram)在操作功耗、集成密度及工艺兼容性上都表现出了巨大潜力。以阻变型存储器(rram)为代表的新型非挥发存储器表现出低功耗、小延迟、高密度以及工艺兼容性高的特点，以其为基础的非挥发存内计算技术可以有效减少处理器与存储器之间以及存储器层级之间(非易失存储至内存)的数据搬移，进而大幅降低由此带来的功耗与延迟，从而突破存储墙带来的瓶颈。现有的存内计算技术有待提高。

技术实现要素：

3.有鉴于此，本发明提供了一种存内计算电路及方法和阻变型存储器，有效解决现有技术存在的技术问题，降低了存内计算电路的功耗，节约了存内计算电路的占用面积和延时开销，并且能够抑制工艺波动等非理想因素对计算正确率的影响。
4.为实现上述目的，本发明提供的技术方案如下：
5.一种存内计算电路，包括：第一位线至第m位线、第一互补位线至第m互补位线、第一源线至第m源线、第一电压读取电路至第m电压读取电路和第一字线至第n字线，m和n均为大于0的整数；
6.位于第i位线和第i互补位线之间连接有第一存储单元至第n存储单元，第j存储单元包括第一阻变器、第二阻变器、第一晶体管和第二晶体管，所述第一阻变器的第一端与第i位线相连，所述第一阻变器的第二端与第一晶体管的第一端相连，所述第一晶体管的第二端与第i源线相连，所述第一晶体管的栅极与第j字线相连；所述第二阻变器的第一端与第i互补位线相连，所述第二阻变器的第二端与第二晶体管的第一端相连，所述第二晶体管的第二端与所述第i源线相连，所述第二晶体管的栅极与所述第j字线相连，i为小于或等于m的正整数，j为小于或等于n的正整数；
7.以及，第i源线与第i电压读取电路相连；其中，所述第i位线接入第一电压信号，所述第i互补位线接入第二电压信号，且所述第i源线接入第三电压信号。
8.可选的，所述第一电压信号为高电平信号，且电压值为vh。
9.可选的，所述第二电压信号为低电平信号，且电压值为vl。
10.可选的，所述第三电压信号的电压值为v
mid
＝(vh+vl)/2。
11.可选的，所述第一晶体管和所述第二晶体管为n型晶体管。
12.可选的，所述第i电压读取电路为第i模数转换器。
13.相应的，本发明还提供了一种存内计算方法，采用上述的存内计算电路，方法包
括：
14.对所述第i位线、第i互补位线和第i源线进行预充电，其中，所述第i位线接入第一电压信号，所述第i互补位线接入第二电压信号，且所述第i源线接入第三电压信号。
15.可选的，在所述预充电后包括：
16.根据输入数据选择所述第一字线至第n字线中预设的多个字线开启，所述第i电压读取电路读取所述第i源线的瞬态电压变化量。
17.相应的，本发明还提供了一种阻变型存储器，所述阻变型存储器包括上述的存内计算电路。
18.相较于现有技术，本发明提供的技术方案至少具有以下优点：
19.本发明提供了一种存内计算电路及方法和阻变型存储器，包括：第一位线至第m位线、第一互补位线至第m互补位线、第一源线至第m源线、第一电压读取电路至第m电压读取电路和第一字线至第n字线，m和n均为大于0的整数；位于第i位线和第i互补位线之间连接有第一存储单元至第n存储单元，第j存储单元包括第一阻变器、第二阻变器、第一晶体管和第二晶体管，所述第一阻变器的第一端与第i位线相连，所述第一阻变器的第二端与第一晶体管的第一端相连，所述第一晶体管的第二端与第i源线相连，所述第一晶体管的栅极与第j字线相连；所述第二阻变器的第一端与第i互补位线相连，所述第二阻变器的第二端与第二晶体管的第一端相连，所述第二晶体管的第二端与所述第i源线相连，所述第二晶体管的栅极与所述第j字线相连，i为小于或等于m的正整数，j为小于或等于n的正整数；以及，第i源线与第i电压读取电路相连；其中，所述第i位线接入第一电压信号，所述第i互补位线接入第二电压信号，且所述第i源线接入第三电压信号。
20.由上述内容可知，本发明提供的技术方案，第j存储单元中第一晶体管和第二晶体管采用共栅共源的连接方式，使得第i位线、第i互补位线和第i源线进行电荷共享，相较于现有基于电流汇聚的计算方式，本发明提供计算过程中没有直流电流，解决了现有技术电流汇聚过大的问题，降低了存内计算电路的功耗。
21.并且，本发明提供的技术方案中，与第i电压读取电路相连的第i源线上电压即为字线的输入值和存储单元的存储正负乘积相减后的结果，无需设置更多的读取结构，节约了存内计算电路的占用面积和延时开销。
22.此外，本发明提供的技术方案，由于存储单元与位线、源线和互补位线的连接方式，使得存内计算过程本质上相当于差分信号的计算，进而能够抑制工艺波动等非理想因素对计算正确率的影响。
附图说明
23.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
24.图1为本发明实施例提供的一种存内计算电路的结构示意图；
25.图2为本发明实施例提供的一种仿真数据图；
26.图3为本发明实施例提供的另一种存内计算电路的结构示意图；
27.图4为本发明实施例提供的一种存内计算方法的流程图。
具体实施方式
28.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
29.正如背景技术所述，通过有效减少由频繁访存带来的功耗与延迟，基于新型非挥发存储器的存内计算技术有望大幅度提升计算能效与算力，从而为以人工智能为代表的以数据为中心的计算任务提供硬件支撑。其中，阻变型存储器(rram)在操作功耗、集成密度及工艺兼容性上都表现出了巨大潜力。以阻变型存储器(rram)为代表的新型非挥发存储器表现出低功耗、小延迟、高密度以及工艺兼容性高的特点，以其为基础的非挥发存内计算技术可以有效减少处理器与存储器之间以及存储器层级之间(非易失存储至内存)的数据搬移，进而大幅降低由此带来的功耗与延迟，从而突破存储墙带来的瓶颈。现有的存内计算技术有待提高。
30.基于此，本发明实施例提供了一种存内计算电路及方法和阻变型存储器，有效解决现有技术存在的技术问题，降低了存内计算电路的功耗，节约了存内计算电路的占用面积和延时开销，并且能够抑制工艺波动等非理想因素对计算正确率的影响。
31.为实现上述目的，本发明实施例提供的技术方案如下，具体结合图1至图4对本发明实施例提供的技术方案进行详细的描述。
32.实施例一
33.参考图1所示，为本发明实施例提供的一种存内计算电路的结构示意图，其中，存内计算电路包括：第一位线bl1至第m位线blm、第一互补位线blb1至第m互补位线blbm、第一源线sl1至第m源线slm、第一电压读取电路101至第m电压读取电路10m和第一字线wl1至第n字线wln，m和n均为大于0的整数。
34.位于第i位线bli和第i互补位线blbi之间连接有第一存储单元至第n存储单元，第j存储单元20包括第一阻变器211、第二阻变器221、第一晶体管212和第二晶体管222，所述第一阻变器211的第一端与第i位线bli相连，所述第一阻变器211的第二端与第一晶体管212的第一端相连，所述第一晶体管212的第二端与第i源线sli相连，所述第一晶体管212的栅极与第j字线wlj相连；所述第二阻变器221的第一端与第i互补位线blbi相连，所述第二阻变器221的第二端与第二晶体管222的第一端相连，所述第二晶体管222的第二端与所述第i源线sli相连，所述第二晶体管222的栅极与所述第j字线wlj相连，i为小于或等于m的正整数，j为小于或等于n的正整数。
35.以及，第i源线sli与第i电压读取10i电路相连；其中，在预充电的阶段，所述第i位线bli接入第一电压信号，所述第i互补位线blbi接入第二电压信号，且所述第i源线sli接入第三电压信号。
36.可以理解的，本发明实施例提供的技术方案，第j存储单元中第一晶体管和第二晶体管采用共栅共源的连接方式，使得第i位线、第i互补位线和第i源线进行电荷共享，相较于现有基于电流汇聚的计算方式，本发明实施例提供计算过程中没有直流电流，解决了现
有技术电流汇聚过大的问题，降低了存内计算电路的功耗。
37.并且，本发明实施例提供的技术方案中，与第i电压读取电路相连的第i源线上电压即为字线的输入值和存储单元的存储值正负乘积相减后的结果，无需设置更多的读取结构，节约了存内计算电路的占用面积和延时开销。
38.此外，本发明实施例提供的技术方案，由于存储单元与位线、源线和互补位线的连接方式，使得存内计算过程本质上相当于差分信号的计算，进而能够抑制工艺波动等非理想因素对计算正确率的影响。
39.本发明实施例提供的存内计算电路，其工作原理包括两个阶段，即依次为预充电阶段和求值阶段。其中，在预充电阶段，关闭所有的字线，并且将分别与位线、互补位线和源线相连的电压端接通进行预充电(断开后可由各自相连的电容保持电位)；其中，对第i位线输入第一电压信号而充电至相应电压，对第i互补位线输入第二电压信号而充电至相应电压，且对第i源线输入第三电压信号而充电至相应电压。其中，本发明实施例提供的所述第一电压信号为高电平信号，且电压值为vh。所述第二电压信号为低电平信号，且电压值为vl。及，所述第三电压信号的电压值为v
mid
＝(vh+vl)/2。
40.之后进入求值阶段，断开电压端与位线、互补位线和源线之间路径，根据输入数据开启预设的多条字线。进而，由第i位线和第i源线之间并联的所有第一阻变器的总阻值r
ltot
，与第i互补位线和第i源线之间并联的所有第二阻变器的总阻值r
rtot
的相对大小关系，来决定对第i源线进行瞬态充电或瞬态放电，从而决定了第i源线上瞬态电压的增高或降低；如，当r
ltot
小于r
rtot
时，第i位线对第i源线的充电速度快于第i互补位线对第i源线的放电速度，第i源线上的瞬态电压升高；而当r
ltot
大于r
rtot
时，第i位线对第i源线的充电速度慢于第i互补位线对第i源线的放电速度，第i源线上的瞬态电压降低。此时，通过第i电压读取电路读取该第i源线的瞬态电压变化量，得到第i字线的输入值和相应连接存储单元的存储值正负乘积相减后的结果。其中，第i电压读取电路的输出结果可以为数字信号，对此本发明不做具体限制。
41.可以理解的，本发明实施例提供的技术方案，基于第i位线、第i互补位线和第i源线电荷共享设计得到存内计算电路。第i源线处，第j存储单元中第一晶体管和第二晶体管的栅极共用一条第j字线，而第一晶体管和第二晶体管的第二端均连接相同的第i源线，将第一阻变器记为r
l
，且将第二阻变器记为rh。第j存储单元在表示有符号数时可以采用表1所示编码方式：
42.[0043][0044]
表1
[0045]
其中，gnd表示wlj字线关闭且编码为0，vdd表示wlj字线开启且编码为1。在wlj字线开启时，编码表示为+1时，r
l
为低阻态(lrs)，rh为高阻态(hrs)，sli的瞬态电压升高；编码表示为-1时，r
l
为高阻态，rh为低阻态，sli的瞬态电压降低；编码表示为0时，r
l
和rh两者均为高阻态，sli的瞬态电压不变。
[0046]
进一步结合图2所示，为本发明实施例提供的一种仿真图，纵坐标为sli的电压(单位为v)，横坐标为时间(单位为us)。图2仿真数据以开启的字线的数量为9个为例。结合图2所示9条曲线可知，如果9个字线所连接的r
l
均为低阻态，而9个字线所连接的rh均为高阻态，此时r
ltot
的值最小而r
rtot
的值最大，故而sli上的瞬态电压上升最高(即图2中瞬态电压大于0.8v相应曲线)。随着r
l
中低阻态个数减小，而rh中低阻态个数增多，sli上的瞬态电压也相应降低；并且，在9个字线所连接的r
l
均为高阻态，而9个字线所连接的rh均为低阻态时，sli上的瞬态电压下降到最低，相关趋势如图2只虚线箭头所示。由图2所示方式数据可知，本发明实施例提供的存内计算电路的功能正确。
[0047]
如图3所示，为本发明实施例提供的另一种存内计算电路的结构示意图，其中，存内计算电路包括：第一位线bl1至第m位线blm、第一互补位线blb1至第m互补位线blbm、第一源线sl1至第m源线slm、第一电压读取电路101至第m电压读取电路10m和第一字线wl1至第n字线wln，m和n均为大于0的整数。
[0048]
位于第i位线bli和第i互补位线blbi之间连接有第一存储单元至第n存储单元，第j存储单元20包括第一阻变器211、第二阻变器221、第一晶体管212和第二晶体管222，所述第一阻变器211的第一端与第i位线bli相连，所述第一阻变器211的第二端与第一晶体管212的第一端相连，所述第一晶体管212的第二端与第i源线sli相连，所述第一晶体管212的栅极与第j字线wlj相连；所述第二阻变器221的第一端与第i互补位线blbi相连，所述第二阻变器221的第二端与第二晶体管222的第一端相连，所述第二晶体管222的第二端与所述第i源线sli相连，所述第二晶体管222的栅极与所述第j字线wlj相连，i为小于或等于m的正整数，j为小于或等于n的正整数。
[0049]
以及，第i源线sli与第i电压读取10i电路相连；其中，在预充电的阶段，所述第i位线bli接入第一电压信号，所述第i互补位线blbi接入第二电压信号，且所述第i源线sli接入第三电压信号。
[0050]
如图3所示，本发明所提供的所述第一晶体管212和所述第二晶体管222均为n型晶体管。
[0051]
及如图3所示，本发明实施例提供的所述第i电压读取电路10i可以为第i模数转换
器，对此本发明不做具体限制。
[0052]
实施例二
[0053]
相应的，本发明实施例还提供了一种存内计算方法，采用上述任意一实施例提供的存内计算电路。如图4所示，为本发明实施例提供的一种存内计算方法的流程图，其中，方法包括：
[0054]
s1、对所述第i位线、第i互补位线和第i源线进行预充电，其中，所述第i位线接入第一电压信号，所述第i互补位线接入第二电压信号，且所述第i源线接入第三电压信号。
[0055]
及如图4所示，在步骤s1所述预充电后包括：
[0056]
s2、根据输入数据选择所述第一字线至第n字线中预设的多个字线开启，所述第i电压读取电路读取所述第i源线的瞬态电压变化量。
[0057]
可以理解的，本发明实施例提供的技术方案，第j存储单元中第一晶体管和第二晶体管采用共栅共源的连接方式，使得第i位线、第i互补位线和第i源线进行电荷共享，相较于现有基于电流汇聚的计算方式，本发明实施例提供计算过程中没有直流电流，解决了现有技术电流汇聚过大的问题，降低了存内计算电路的功耗。
[0058]
并且，本发明实施例提供的技术方案中，与第i电压读取电路相连的第i源线上电压即为字线的输入值和存储单元的存储值正负乘积相减后的结果，无需设置更多的读取结构，节约了存内计算电路的占用面积和延时开销。
[0059]
此外，本发明实施例提供的技术方案，由于存储单元与位线、源线和互补位线的连接方式，使得存内计算过程本质上相当于差分信号的计算，进而能够抑制工艺波动等非理想因素对计算正确率的影响。
[0060]
实施例三
[0061]
相应的，本发明实施例还提供了一种阻变型存储器，所述阻变型存储器包括上述任意一实施例提供的存内计算电路。
[0062]
本发明实施例提供了一种存内计算电路及方法和阻变型存储器，包括：第一位线至第m位线、第一互补位线至第m互补位线、第一源线至第m源线、第一电压读取电路至第m电压读取电路和第一字线至第n字线，m和n均为大于0的整数；位于第i位线和第i互补位线之间连接有第一存储单元至第n存储单元，第j存储单元包括第一阻变器、第二阻变器、第一晶体管和第二晶体管，所述第一阻变器的第一端与第i位线相连，所述第一阻变器的第二端与第一晶体管的第一端相连，所述第一晶体管的第二端与第i源线相连，所述第一晶体管的栅极与第j字线相连；所述第二阻变器的第一端与第i互补位线相连，所述第二阻变器的第二端与第二晶体管的第一端相连，所述第二晶体管的第二端与所述第i源线相连，所述第二晶体管的栅极与所述第j字线相连，i为小于或等于m的正整数，j为小于或等于n的正整数；以及，第i源线与第i电压读取电路相连；其中，所述第i位线接入第一电压信号，所述第i互补位线接入第二电压信号，且所述第i源线接入第三电压信号。
[0063]
由上述内容可知，本发明实施例提供的技术方案，第j存储单元中第一晶体管和第二晶体管采用共栅共源的连接方式，使得第i位线、第i互补位线和第i源线进行电荷共享，相较于现有基于电流汇聚的计算方式，本发明实施例提供计算过程中没有直流电流，解决了现有技术电流汇聚过大的问题，降低了存内计算电路的功耗。
[0064]
并且，本发明实施例提供的技术方案中，与第i电压读取电路相连的第i源线上电
压即为字线的输入值和存储单元的存储值正负乘积相减后的结果，无需设置更多的读取结构，节约了存内计算电路的占用面积和延时开销。
[0065]
此外，本发明实施例提供的技术方案，由于存储单元与位线、源线和互补位线的连接方式，使得存内计算过程本质上相当于差分信号的计算，进而能够抑制工艺波动等非理想因素对计算正确率的影响。
[0066]
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

技术特征：

1.一种存内计算电路，其特征在于，包括：第一位线至第m位线、第一互补位线至第m互补位线、第一源线至第m源线、第一电压读取电路至第m电压读取电路和第一字线至第n字线，m和n均为大于0的整数；位于第i位线和第i互补位线之间连接有第一存储单元至第n存储单元，第j存储单元包括第一阻变器、第二阻变器、第一晶体管和第二晶体管，所述第一阻变器的第一端与第i位线相连，所述第一阻变器的第二端与第一晶体管的第一端相连，所述第一晶体管的第二端与第i源线相连，所述第一晶体管的栅极与第j字线相连；所述第二阻变器的第一端与第i互补位线相连，所述第二阻变器的第二端与第二晶体管的第一端相连，所述第二晶体管的第二端与所述第i源线相连，所述第二晶体管的栅极与所述第j字线相连，i为小于或等于m的正整数，j为小于或等于n的正整数；以及，第i源线与第i电压读取电路相连；其中，所述第i位线接入第一电压信号，所述第i互补位线接入第二电压信号，且所述第i源线接入第三电压信号。2.根据权利要求1所述的存内计算电路，其特征在于，所述第一电压信号为高电平信号，且电压值为vh。3.根据权利要求2所述的存内计算电路，其特征在于，所述第二电压信号为低电平信号，且电压值为vl。4.根据权利要求3所述的存内计算电路，其特征在于，所述第三电压信号的电压值为v
mid
＝(vh+vl)/2。5.根据权利要求1所述的存内计算电路，其特征在于，所述第一晶体管和所述第二晶体管为n型晶体管。6.根据权利要求1所述的存内计算电路，其特征在于，所述第i电压读取电路为第i模数转换器。7.一种存内计算方法，其特征在于，采用权利要求1-6任意一项所述的存内计算电路，方法包括：对所述第i位线、第i互补位线和第i源线进行预充电，其中，所述第i位线接入第一电压信号，所述第i互补位线接入第二电压信号，且所述第i源线接入第三电压信号。8.根据权利要求7所述的存内计算方法，其特征在于，在所述预充电后包括：根据输入数据选择所述第一字线至第n字线中预设的多个字线开启，所述第i电压读取电路读取所述第i源线的瞬态电压变化量。9.一种阻变型存储器，其特征在于，所述阻变型存储器包括权利要求1-6任意一项所述的存内计算电路。

技术总结

本发明提供了一种存内计算电路及方法和阻变型存储器，第j存储单元中第一晶体管和第二晶体管采用共栅共源的连接方式，使得第i位线、第i互补位线和第i源线进行电荷共享，相较于现有基于电流汇聚的计算方式，本发明提供计算过程中没有直流电流，解决了现有技术电流汇聚过大的问题，降低了存内计算电路的功耗。与第i电压读取电路相连的第i源线上电压即为字线的输入值和存储单元的存储正负乘积相减后的结果，无需设置更多的读取结构，节约了存内计算电路的占用面积和延时开销。由于存储单元与位线、源线和互补位线的连接方式，使得存内计算过程本质上相当于差分信号的计算，进而能够抑制工艺波动等非理想因素对计算正确率的影响。影响。影响。